零基础学FPGA（三）Verilog语法基基础基础（上）

1、零基础学fpga（三）verilog语法基基础基础（上） 开学了.刚开学.小伙伴们的情绪非常沉重.都在说，这上课的情绪啊，堪比上坟.课表一发，这学期的课还真不少，一天到晚全是课，表示这学期又是一个具有挑战性的学期啊，新赛季新气象，让我们开头今日的学习吧！哈哈 这几天复习了一下的语法学问，就借此写写我对这些东西的主意吧。感觉呢，是和差不多，具有c语言基础的伴侣学起来应当没什么问题，和c语言相同的地方就不说了吧，重点说一下不同点吧。1、模块的结构模块呢，是verilog的基本设计单元，它主要是由两部分组成，一个是接口，另一个是规律。下面举一个小例子解释一下：module xiaomo (a,b,c

2、,d);input a,b;output c,d;assign c=a|b;assign d=a&b;endmodule所谓接口就是其次，三行，解释了一个模块的信号流向，很显然，a,b是输入，c,d是输出；第四第五行是规律，即输入和输出之间的关系即c的值是a或b的结果。assign 是延续赋值语句，这个以后再说。第一行是模块的端口声明，即解释一个模块详细有那几个接口，有多少接口写多少，挺直套模板就可以module(接口1，接口2);endmodule代表此模块结束；2、模块的内容模块的内容包括3个部分，i/o解释，内部信号解释和功能定义。关于i/o解释有三种格式，即输入、输出、输入输出，第三种

3、格式代表信号可以双向传送。在写i/o解释的时候要注明信号位宽，即由几位组成，例如 input 7:0 xiaomo;代表输入一个8位的信号“小墨”，注重这里要用中括号，第一位是位宽减1，接一个冒号，再接数字0，再接端口名；关于内部信号解释要用到和端口有关的wire和reg类型变量的声明。模板和上面类似，关于reg和wire变量后面再说。关于功能定义是模块中最重要的部分，有三种办法可在模块中产生规律(1)用assign声明语句,assign 语句主要用于组合规律(2)用实例元件，例如 and 2 u1(q,a,b);(这个我自己概念也有点含糊，不知道怎么说明)(3)用always块，例如 alw

4、ays (clk or clr)beginend;always语句既可以用于描述组合规律，也可以描述时序规律，但主要以描述时序规律电路为主。小结在verilog语法中，全部的过程块(包括initial块，always块)，延续赋值语句，实例引用都是并行的，也就是说在一个模块中碰到这些语句就是同时执行的，而且没有先后次序。惟独延续赋值语句assign和实例引用语句可以自立于过程块存在于模块的功能定义部分，即这两种语句可以不用在那两个过程块里执行，也可以在模块的功能定义部分执行，例如第一个例子。这些和c语言有点不同，对于初学者来说应当都要弄明了。3、数据类型、变量、常量对于初学者来说，数据类型只要把握好reg，wire，integer和parameter型就够了，其他类型可以临时不用去理睬。(1)常量就不说了，比较基础。(2)参数型（parameter型）parameter是用来定义一个常量的，个人理解和c语言