自适应时钟技术在芯片设计与验证中的应用

1、自适应时钟技术在芯片设计与验证中的应用随着工艺的快速进展，处理器和的设计越来越复杂，其开发调试工作也日趋重要，因此处理器平台提供强大的调试系统已成为设计中必不行少的一部分。嵌入式处理器调试系统用法硬件器将调试软件与目标芯片接连起来。仿真器与pc机之间通过标准的计算机通信接口(以太网、串口等)举行通信；仿真器与目标芯片之间通过符合ieeell491标准的jtag(joint test action group)信号举行数据传输。随着处理器和仿真器主频的不断提升，传统的jtag接口设计以其缺乏对jtag信号传输举行须要的时序匹配，而无法确保仿真器和目标芯片对jtag信号举行稳定牢靠的接收，因此不能

2、满足高性能嵌入式系统的要求。在此，提出一种双向同步自适应时钟技术，在仿真器与目标处理器之间稳定牢靠地实现了跨时钟域jtag信号的双向时序匹配，并在此基础上设计了一种tck时钟信号产生算法，从而解决了调试系统软硬件协同验证中jtag信号交互时的时序匹配问题。1 自适应时钟技术11 基本概念自适应时钟(adaptive clocking)是一种信号同步技术，其基本原理来源于异步设计中的自动调时(selftimed)技术，即采纳类似应答机制来实现两个不同时钟域系统间信号的牢靠传输，l所示。图l中的发送与接收系统均工作在各自自立的时钟域下，并对异步输入信号举行采样同步。发送系统(transmit sy

3、stem)以时钟clk_t为基准，向接收系统(receive system)发送数据data_t。接收系统将信号clk_t采样同步后产生clk_r，并作为应答信号反馈给发送系统，发送系统接收到clk_r信号，就认为接收系统已经完成了数据接收或处理，可以继续发送新的时钟和数据。此外，假如接收系统也需要向发送系统传送数据data_r，则以clk_r为基准，便于发送系统采纳同样的机制接收。自适应时钟机制通常采纳多级同步器实现，普通由几个d触发器构成，2所示。同步器将时钟信号tck同步到内核时钟域。同步器的级数ns通常与详细的器件相关，普通取值为3或者4。tck_ret来自最后一级d触发器的输出，作为

4、tck的“应答”信号，反馈给调试系统。tck信号频率的理论最大值可以按照内核时钟频率和ns的值，由下式容易计算得到：自适应时钟协议是一种通过目标系统来控制tck速率的机制，这种机制的优点在于它能够把全部的信号传输延迟(包括jtag电缆引入的延时)都考虑在内，从而避开了因为传输延迟带来的接收数据损坏，有效提高系统性能。自适应时钟的另一个优点是可以使仿真器工作在最优的tck时钟频率下。假如仿真器支持可变的tck频率，但没有用法自适应时钟技术，用户就必需通过试验来设置tck的最高工作频率和稳定工作频率。自适应时钟的第三个优点是假如芯片内核时钟也是可变的，那么tck_ret信号也会在工作时随之变幻，从

5、而保证传输数据能够随时被仿真器正确同步并采样。12 讨论背景目前自适应时钟技术主要用于嵌入式处理器芯片的在线仿真器(in-circuit emulator，ice)，简称仿真器。仿真器可以为开发人员提供嵌入式处理器的实时调试和性能微调功能，该系统通过符合ieee11491标准的jtag接口与芯片内部规律举行数据交换。公司最先在其嵌入式处理器的仿真器embeddedice-rt中采纳了自适应时钟技术。最近，ti公司也在其0map系列嵌入式处理器的仿真器blackhawk jtag emulator中采纳了自适应时钟技术。它们的自适应时钟都基于触发器-反相器法，2所示。在采样tck_ret信号时，

6、用法一个双边沿d触发器(d-type flip-flop，dff)，这样可以避开终于产生的tck时频率被降低一半。触发器-反向器法自适应时钟技术仅对tck信号举行同步，并没有对tck_ret信号同步，因此tck信号简单产生不定态输出，从而导致囫囵系统失效。此外，tck信号的产生模式没法由仿真器控制，因而灵便性差，适用范围窄，并且在没有jtag信号传输时tck信号无法关断，这不仅增强了系统功耗，而且也增强了板级jtag信号间的干扰。笔者参加了国内一款高性能dsp芯片的研发工作，同时还负责该芯片的调试系统设计，基于自适应时钟的基本原理，提出了双向同步自适应时钟技术。该时钟技术具有如下优点：(1)对

7、tck和tck_ret分离举行同步，确保jtag信号双向通信的牢靠性和稳定性；(2)tck信号由硬件算法产生，可以按照应用需要灵便调节信号特征，从而解决了芯片设计中软硬件协同验证的时序匹配问题；(3)在没有jtag通信的间隙能够主动关闭tck信号，降低系统功耗，减小板级的信号干扰；(4)因为仿真器时钟域和处理器时钟域之间的异步关系，产生tck时钟信号时会引入颤动(jitter)。该颤动对系统是有益的，它会对tck信号引入扩频调整，从而降低电磁干扰(electro magnetic interference，eml)，提高系统的电磁兼容性(electro magnetic compatibmty

8、，)。2 双向同步自适应时钟技术随着嵌入式处理器性能的增加，仿真器需要处理的在线调试功能也随之增加，因此仿真器本身也需要工作在比较高的时钟频率下，从而能够在有限的时光内处理足够多的调试信息。通常用法jtag时钟信号tck的频率相对照较低，在120 mhz之间，已经远远无法满足仿真器的工作需要。双向同步自适应时钟机制能够保证仿真器和处理器都工作在各自的高频时钟下，同时还能够实现牢靠的jtag信号传输。21 原理双向自适应时钟技术的原理3所示。仿真器工作在jtag clock时钟域，其频率为fjtag；全部由仿真器发送给处理器内核的jtag信号都由该时钟域的规律产生，并与tck对齐，tck的频率为

9、ftck。处理器内核工作在core clock时钟域，其频率为fcore；jtag clock，tck和core clock这三组时钟信号之间通常满足下述基本关系：因为tck和tck_ret信号在两个异步时钟域之间传输，为了消退跨时钟域信号传输可能带来的不定态导致系统失效，处理器内核和仿真器都需要分离对这两个信号举行同步和采样，即双向同步。同步器采纳2级d触发器级联构成，这种结构可以保证系统在108s(大约3年)内失效的次数少于1次，从而解决绝大部分跨时钟域信号的不定态问题。假如在特别状况下需要进一步提高系统的稳定性，可以继续增强d触发器的级联数目，但是这样做会增强系统的延迟，因此需要在性能和

10、稳定性之间举行权衡。tck信号经过core clock时钟同步之后产生tck_ret信号，反馈给仿真器，从而实现自适应时钟技术。同时，由处理器内核向仿真器发送的jtag信号(例如tdo)与tck_ret信号对齐。tck_r和tck_f可作为core clock时钟域的门控信号，分离在tck的升高沿或者下降沿使能处理器内核对jtag信号举行采样或处理。tck_ret信号被jtag clock时钟同步。tck_ret_r表示采样到tck_ret的升高沿，tck_ret_f表示采样到tck_ret的下降沿。这两个信号送给tck时钟产生规律，用来按照当前tckret信号的接收状况产生下一个tck信号及

11、相关的jtag控制和数据信号。22 性能分析双向同步技术引入了两个同步器，分离用来确保tck和tck_ret信号能够被异步时钟正确采样，因此各自增强了一定的系统延迟。同步tck信号引入的延迟为：要保证图3中core clock时钟域规律电路能够在tck_ret信号升高沿采样到稳定的数据，jtag信号必需满足图4中的关系。在dsp设计中，fcore=500 mhz，fjtag=100 mhz，并假设m=1，代入式(9)计算可得tck信号的最高频率大约为109 mhz。23 多芯片级联结构双向同步自适应时钟技术彻低支持ieeell491协议中定义的各种多芯片间jtag信号板级互联结构。多芯片级联状

12、况下，通过式(9)或式(13)，按照每一块芯片的工作主频都能计算得到一个对应的tck频率值。囫囵级联系统终于用法的jtag时钟信号tck的最高工作频率不能超过全部tck频率值中最小的那个。5所示。采纳并行互联结构的jtag链路，多芯片自适应时钟衔接方式与单芯片衔接方式全都，每块芯片都提供一路被自身时钟域所同步的自适应时钟tck_ret，5(a)所示。对于采纳串行菊花链结构的jtag链路，自适应时钟tck_ret仅来自于链路上最临近tdo输出端一侧的那块芯片，其他芯片不提供自适应时钟，5(b)所示。对于串并混合衔接的多芯片jtag链路，自适应时钟的衔接是上述两种衔接方式的混合，5(c)所示。多芯

13、片系统的jtag衔接方式普通都采纳串行菊花链结构，从而确保其jtag链路与仿真器接口与单芯片状况下全都，并能够简化系统设计。3 自适应时钟技术在芯片验证中的应用随着嵌入式处理器设计的规模越来越大，复杂度越来越高，功能验证已经成为设计过程中的首要瓶颈。为了提高验证速度，通常采纳特地的硬件加速器，笔者参加的高性能dsp设计项目采纳了公司xtreme硬件加速器，以加速设计功能的验证。xtreme是基于的硬件模拟器，它是特地为运行模拟(simulation)而特殊设计的计算机。硬件模拟器只能验证规律功能，而不能验证时序性质，由于来自fpga网络或者处理器的时延与系统设计过程中的时延无关。用法硬件模拟器

14、时，主要瓶颈是硬件模拟器与主机之间的交互(又称系统调用)。因此，在软硬件协同验证中。真切的硬件系统在与基于硬件模拟器的系统发生信号交互时，时序匹配成为最大的难题。图6解释了硬件模拟器的时钟与真切硬件系统时钟间的差别。真切硬件系统产生的是肯定时钟信号，它的周期是一个固定值t，6(a)所示。硬件模拟器与软件模拟器类似，惟独相对时钟概念。它在被模拟系统的时钟升高沿和下降沿处分离计算系统中全部的大事，6(b)所示。对于特定的设计，无系统调用时，虚拟时钟信号周期ts=tr+tf基本上是常值，其中，tr为升高沿计算全部大事所需的时光；tf为下降沿计算全部大事所需的时光会产生；当发生系统调用时(比如仿真时的

15、系统函数调用等)，额外的延时t(t=t1+t2)，使得当前周期增大为ts+t。因此硬件模拟器中的时钟信号周期是无逻辑变幻的，而且受系统调用频度以及系统调用复杂度(即t的大小)的影响。嵌入式处理器的调试系统需要采纳系统级的软硬件协同验证，包括软件开发和调试环境、仿真器系统、处理器系统三部分。在该dsp设计项目中，软件环境(运行在pc机上)和仿真器系统(基于fpga开发板)都采纳真切系统，而dsp则在xtreme模拟器中实现。仿真器与dsp之间通过jtag信号举行通信。仿真器采纳图3所示的双向同步自适应时钟技术，仿真器发送给dsp的tck信号特征与图6(a)相同，而dsp反馈给仿真器的同步时钟tc

16、k_ret信号特征与图6(b)相同。因此，在tck generator中设计图7所示的算法，从而彻低解决了真切硬件系统与硬件模拟器之间的jtag信号传输时序匹配问题。试验中，设定tck的工作频率为40 khz。未采纳双向自适应同步时钟技术时，仿真器与xtreme硬件模拟器之间的jtag信号传输常常发生tck_ret时钟沿走失(等效时钟频率约为20 khz)，导致仿真器无法正确采样tdo数据，8(a)所示。采纳双向自适应时钟后，尽管囫囵验证系统中tck时钟信号的实际工作频率约为20 khz，但持续不间断工作72 h以上未发觉jtag信号传输错误，从而证实系统能够正常工作，8(b)所示。4 结语为解