带有偶效验电位数据发生器课程设计报告

1、长 沙 学 院课程设计说明书题目 带有偶效验电位数据发生器 系(部) 电子与通信工程 专业(班级) 电气二班 姓名 学号 指导教师 起止日期 2012年12月16-28号 电子设计自动化设计任务书系（部）：电子与通信工程系 专业：电气工程及其自动化 指导教师：瞿 曌课题名称带有偶校验位的数据发生器设计设计内容及要求试设计一个带有偶校验位的数据发生器。该数据发生器具有三个输入端，输入为一组并行3位二进制数码，输岀是一组串行（低位先行）的四位二进制数码，其中串行输岀的数码的最后一位（即最高位）为偶校验位（由数据发送器输出时加入），前3位依次为数据位，当输入的3位二进制码中有奇数个1时，使其偶校验位

2、为1，否则为0。同时数码管也显示输岀的四位二进制数码。系统提供50MHZ频率的时钟源。完成该系统的硬件和软件的设计，并制作出实物装置，调试好后并能实际运用（指导教师提供制作所需的器件），最后就课程设计本身提交一篇课程设计说明书。 设计工作量1、VHDL语言程序设计；2、波形仿真；3、在实验装置上进行硬件测试，并进行演示；4、提交一份完整的课程设计说明书，包括设计原理、程序设计、程序分析、仿真分析、硬件测试、调试过程，参考文献、设计总结等。进度安排起止日期（或时间量）设计内容（或预期目标）备注第1天课题介绍，答疑，收集材料第2天设计方案论证第3天进一步讨论方案, 对设计方案进行必要的修正，方案确

3、定后开始进行VHDL语言程序设计第4天设计VHDL语言程序第59天在实验装置上进行硬件测试，对VHDL语言程序进行必要的修正，并进行演示第10天编写设计说明书教研室意见年 月 日系（部）主管领导意见年 月 日长沙学院课程设计鉴定表姓名学号专业电气工程及其自动化班级2班设计题目 带有偶校验位的数据发生器设计指导教师指导教师意见：评定等级： 教师签名： 日期： 答辩小组意见：评定等级：答辩小组长签名：日期：教研室意见：教研室主任签名： 日期： 系（部）意见：系主任签名：日期：说明课程设计成绩分“优秀”、“良好”、“及格”、“不及格”四类； 目录第1章 设计方案与论证51.1 设计内容及要求5第2章

4、 模块设计62.1 分频模块62.2 顶层文件7第3章 总体设计与仿真103.1 总体设计方案103.2 引脚分配15实验总结与体会16参考文献：161 设计内容及要求试设计一个带有偶校验位的数据发生器。该数据发生器具有三个输入端，输入为一组并行3位二进制数码，输岀是一组串行（低位先行）的四位二进制数码，其中串行输岀的数码的最后一位（即最高位）为偶校验位（由数据发送器输出时加入），前3位依次为数据位，当输入的3位二进制码中有奇数个1时，使其偶校验位为1，否则为0。同时数码管也显示输岀的四位二进制数码。系统提供50MHZ频率的时钟源。完成该系统的硬件和软件的设计，并制作出实物装置，调试好后并能实

5、际运用（指导教师提供制作所需的器件），最后就课程设计本身提交一篇课程设计说明书。2 大体步骤1. 课题介绍2. 设计方案论证3. 进一步讨论方案, 对设计方案进行必要的修正，方案确定后开始进行VHDL语言程序设计4. 设计VHDL语言程序5. 在实验装置上进行硬件测试，对VHDL语言程序进行必要的修正，并进行演示根据要求，该数据发生器具有三个输入端，输入为一组并行3位二进制数码，输岀是一组串行，输岀是一组串行的四位二进制数码，其中串行输岀的数码的最后一位（即最高位）为偶校验位，前3位依次为数据位，当输入的3位二进制码中有奇数个1时，使其偶校验位为1，否则为0。同时数码管也显示输岀的四位二进制数

6、码。系统提供50MHZ频率的时钟源。2.1 分频模块2.1.1 vhdl语言程序：library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity fenpin isport(clkk: in std_logic; y: out std_logic);end fenpin;architecture one of fenpin issignal full:std_logic;beginp_reg:process(clkk) variable cnt:integer range 1 to 10;begin

7、 if clkk'event and clkk='1' thenif cnt=5 thencnt:=1;full<='1'else cnt:=cnt+1;full<='0'end if;end if;end process p_reg;p_div:process(full)variable cnt2:std_logic;beginif full'event and full='1' thencnt2:=not cnt2;if cnt2='1' theny<='1'e

8、lsey<='0'end if;end if;end process p_div;end;2.1.2 程序仿真根据vhdl程序要求仿真结果如下：2.2 顶层文件2.2.1 vhdl语言程序LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;use ieee.std_logic_unsigned.all;ENTITY SHIFT ISPORT (CLK,en: IN STD_LOGIC; DIN: IN STD_LOGIC_VECTOR( 2 DOWNTO 0); led_selout:out std_logic_vector( 3 downt

9、o 0); LED7S: OUT STD_LOGIC_VECTOR(6 DOWNTO 0); QB : OUT STD_LOGIC); END ;ARCHITECTURE hav OF SHIFT IS COMPONENT fenpin PORT(clkk: in std_logic; y: out std_logic); END COMPONENT;SIGNAL REG:STD_LOGIC_VECTOR(3 DOWNTO 0);SIGNAL CY,clkd :STD_LOGIC;signal di:std_logic_vector(2 downto 0); SIGNAL D:STD_LOGI

10、C_vector(3 downto 0); signal wei:std_logic_vector(1 downto 0); begin u1:fenpin port map(clkk=>clk,y=>clkd); process(clkd) begin if clkd'event and clkd='1' then if wei="11" then wei<="00" else wei<=wei+1; end if; end if; end process; process(wei) begin case

11、 wei is WHEN "00"=>LED_selout<="0001" WHEN "01"=>LED_selout<="0010" WHEN "10"=>LED_selout<="0100" WHEN "11"=>LED_selout<="1000" when others=>null; END CASE; END PROCESS; PROCESS( en,clkd) BEGIN

12、 if clkd'event and clkd='1' then IF EN='1' THEN CY<=DIN(0 )XOR DIN(1) XOR DIN(2); REG<=CY & DIN; else REG(2 DOWNTO 0)<=REG(3 DOWNTO 1); END IF;END IF; QB<=REG(0);D<=cy & diN; END PROCESS; PROCESS(d,wei)BEGIN if wei="00" then case D(0) iswhen '

13、0'=>led7s<="1000000"when '1'=>led7s<="1111001"when others=>null; end case; end if; if wei="01" then case D(1) is when '0'=>led7s<="1000000"when '1'=>led7s<="1111001"when others=>null; end case

14、; end if; if wei="10" then case d(2) is when '0'=>led7s<="1000000" when '1'=>led7s<="1111001" when others=>null; end case; end if; if wei="11" then case d(3) is when '0'=>led7s<="1000000"when '1'=&

15、gt;led7s<="1111001"when others=>null; end case; end if;end process ; END HAV;2.2.2 程序仿真 根据程序要求仿真结果如下: 第3章 总体设计与仿真3.1 总体设计方案 以上各个模块通过仿真测试后，将上述设计的各模块通过一定的连接关系整合起来即得到总体设计方案。总体程序如下：LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;use ieee.std_logic_unsigned.all;ENTITY SHIFT ISPORT (CLK,en: IN ST

16、D_LOGIC; DIN: IN STD_LOGIC_VECTOR( 2 DOWNTO 0); led_selout:out std_logic_vector( 3 downto 0); LED7S: OUT STD_LOGIC_VECTOR(6 DOWNTO 0); QB : OUT STD_LOGIC); END ;ARCHITECTURE hav OF SHIFT IS COMPONENT fenpin PORT(clkk: in std_logic; y: out std_logic); END COMPONENT;SIGNAL REG:STD_LOGIC_VECTOR(3 DOWNT

17、O 0);SIGNAL CY,clkd :STD_LOGIC;signal di:std_logic_vector(2 downto 0); SIGNAL D:STD_LOGIC_vector(3 downto 0); signal wei:std_logic_vector(1 downto 0); begin u1:fenpin port map(clkk=>clk,y=>clkd); process(clkd) begin if clkd'event and clkd='1' then if wei="11" then wei<

18、="00" else wei<=wei+1; end if; end if; end process; process(wei) begin case wei is WHEN "00"=>LED_selout<="0001" WHEN "01"=>LED_selout<="0010" WHEN "10"=>LED_selout<="0100" WHEN "11"=>LED_selout&l

19、t;="1000" when others=>null; END CASE; END PROCESS; PROCESS( en,clkd) BEGIN if clkd'event and clkd='1' then IF EN='1' THEN CY<=DIN(0 )XOR DIN(1) XOR DIN(2); REG<=CY & DIN; else REG(2 DOWNTO 0)<=REG(3 DOWNTO 1); END IF;END IF; QB<=REG(0);D<=cy &

20、 diN; END PROCESS; PROCESS(d,wei)BEGIN if wei="00" then case D(0) iswhen '0'=>led7s<="1000000"when '1'=>led7s<="1111001"when others=>null; end case; end if; if wei="01" then case D(1) is when '0'=>led7s<="10000

21、00"when '1'=>led7s<="1111001"when others=>null; end case; end if; if wei="10" then case d(2) is when '0'=>led7s<="1000000" when '1'=>led7s<="1111001" when others=>null; end case; end if; if wei="11" then case d(3) is when '0'=>led7s<="1000000"when '1'=>led7s<="1111001"when others=>null; end case;