试验四简单频率计地制作

1、实用文案一 .实验目的1 .熟悉Quarters-II软件的使用方法；2.了解VHDL语言编程；3.了解根本的自顶向下模块化设计思想；4.设计频率计并在软件上进行仿真；二 .设计的根本原理2.1根本原理：数字频率计是用数字显示被测信号的频率的仪器,被测信号可以是正弦波,方波或者其他周期性变化的信号,它的根本原理是时基信号发生器提供标准的时基脉冲信号,假设其周期为1s那么门控电路的输出信号持续时间亦准确到1s.闸门电路有标准秒信号限制,当秒信号到来时闸门开通,信号通过闸门送到计数译码显示电路,秒信号结束时闸门关闭,计数器停止计数,由于计数器记得脉冲数N的是一秒内的累积数,所以被测频率是NHZ闸门

2、时间可以取大于或者小于1秒的值,测得的频率时间间隔与闸门时间的取值成正比,在这里取的闸门时间为1s.数字频率计由分频器,片选电路,计数器,锁存器,译码电路和显示电路作为主要组成局部.三 .实验内容及步骤在Quarters-II软件中采用文本编辑的方式(VHDL,生成如下各个模块的元器件.编译完成后点击file-creat/update-creatsymbolfilesforcurrentfile.注意工程名与实体名要相同.3.1分频电路模块分频器在总电路中有两个作用.由总图框图中分频器有两个输出,一个给计数器,一个给锁存器.时钟信号经过分频电路形成了20分频后的门信号.另一个给锁存器作锁存信号

3、,当信号为低电平时就锁存计数器中的数.分频模块的程序：libraryieee;useieee.std_logic_1164.all;entityfenisport(clk:instd_logic;q:outstd_logic);endfen;architecturefen_arcoffenisbeginprocess(clk)variablecnt:integerrange0to9;variablex:std_logic;beginifclkeventandclk=1thenifcnt9thencnt:=cnt+1;elsecnt:=0;x:=notx;endif;标准文档实用文案endif;

4、q=x;endprocess;endfen_arc;分频电路图如图2.1.；damndamni i：N Ni i- -elkqelkq; ;i.h!工instinst图3.1分频电路图3.2片选信号电路模块这个电路有两个用途：一是为后面的片选电路产生片选信号选择脉冲信号.片选信号模块的程序：libraryieee;useieee.std_logic_1164.all;useieee.std_logic_unsigned.all;entityselisport(clk:instd_logic;q:outstd_logic_vector(2downto0);endsel;architectures

5、el_arcofselisbeginprocess(clk)variablecnt:std_logic_vector(2downto0);beginifclkeventandclk=1thencnt:=cnt+1;endif;q=cnt;endprocess;endsel_arc;电路图如图2.2标准文档实用文案,二是为译码模块提供图3.2片选信号电路图3.3计数器模块计数器模块为该电路中的核心模块,它的功能是：当门信号为上升沿时,电路开始计算半个周期内被测信号通过的周期数,到下升沿后结束.然后送给锁存器锁存.计数器模块的程序：libraryieee;useieee.std_logic_116

6、4.all;useieee.std_logic_unsigned.all;entitycornaisport(clr,sig,door:instd_logic;alm:outstd_logic;q3,q2,q1,q0,dang:outstd_logic_vector(3downto0);endcorna;architecturecorn_arcofcornaisbeginprocess(door,sig)variablec3,c2,c1,c0:std_logic_vector(3downto0);variablex:std_logic;beginifsigeventandsig=1thenif

7、clr=0thenalm=0;c3:=0000;c2:=0000;c1:=0000;c0:=0000;elsifdoor=0thenc3:=0000;c2:=0000;c1:=0000;c0:=0000;elsifdoor=1thenifc01001thenc0:=c0+1;else标准文档实用文案cO:=OOOO;ifc11001thenc1:=c1+1;elsec1:=0000;ifc21001thenc2:=c2+1;elsec2:=0000;ifc31001thenc3:=c3+1;elsec3:=0000;alm=1;endif;endif;endif;endif;endif;ifc

8、3/=0000thenq3=c3;q2=c2;q1=c1;q0=c0;dang=0100;elsifc2/=0000thenq3=0000;q2=c2;q1=c1;q0=c0;dang=0011;elsifc1/=0000thenq3=0000;q2=0000;q1=c1;q0=c0;dang=0010;elseq3=0000;q2=0000;q1=0000;q0=c0;dang=0001;endif;endif;标准文档实用文案endprocess;endcorn_arc;计数器电路图如图2.3所示:图3.3计数器电路图3.4锁存器模块在分频信号的下降沿到来时,锁存器将计数器的信号锁存,然后

9、送给编译模块中锁存器模块的程序：libraryieee;useieee.std_logic_1164.all;entitylockisport(l:instd_logic;a4,a3,a2,a1,a0:instd_logic_vector(3downto0);q4,q3,q2,q1,q0:outstd_logic_vector(3downto0);endlock;architecturelock_arcoflockisbeginprocess(l)variablet4,t3,t2,t1,t0:std_logic_vector(3downto0);beginifleventandl=0thent

10、4:=a4;t3:=a3;t2:=a2;t1:=a1;t0:=a0;endif;q4=t4;q3=t3;q2=t2;q1=t1;q0qqqqqqqqqqqqqqqqqqqqqqqqqq243naSlMRdBTAii.1325hiInUivll243naSlMDErd.DErd.实用文案ImeBiar,10Qns30.0口工24.75nsIfflerval15675nM 史的 in20.BE事口jLS&国W31&茂&41S SS SS S国0VbllLAVbllLA回SE国S S01000100L000X X03000300M MoomoomM 制仃UL00XI00UX

11、Xanoanox xPouPouX X. .*itn*itn工ownown工 moo网】皿liliX0|01lMMir r1 1111100D0乂 LD100oodXmoo)*：口 1 口口oradr 口LOOK K】网飞口 m】米01m01m00DO乂.1上RiiRiiB上上15.675mTJ收皿觥3山AG觥田dA：Lj3店AO卡依1MH：每器可：AD田加花片10.0K国.百1 11 1总.花1 1p p5T固Xra*川*fli川I网血XiiI的_JL_JL1K(21K31ireKr刘*Wj蜃：0眼一电M M1工n：x4.7译码器模块其仿真图如4.7热1IfwaIfwaVqjijtVqjijt血！UEUE铝1 1nEHnEH心Tbl.Tbl.13.El5PJE5PJEEJ1EJ1Hl4Hl4二OCKG4O0L4O0Lj jUOLtlUOLtl：H：OLfNJOLfNJhnnirnnnirn诩MCMC1 1口1Ell1EllJ.J.：ii.ii.：1 11 1图4.7译码电路仿真图4.8总电路图的仿真标准文档步掌握了的VHDL多进程多层次设计方法,看到了Quarters的强大之处,在软件