【从零开始走进FPGA】对立统一——异步时钟同步化

1、【从零开始走进fpga】对立统一异步时钟同步化一、什么是对立统一什么是ceo，就是首席执行官，是在一个企业中负责日常经营管理的最高级管理人员，又称作行政总裁，或最高执行长或大班。那么，在系统，需不需要一个最高级别的执行官，来管理全部进程呢?为了系统的有序性，不至于凌乱、崩溃，答案必定是绝对的。谁都知道，fpga内部时序规律的工作，是通过时钟的协作来完成任务的。那么当系统中有异步时钟的时候，怎么办?每一个系统必需有一个最高级别的时钟，执行力最强;同时它担任着管理异步时钟的任务，其它异步时钟想让手下执行任务，必需告知执行官，然后执行官去分配任务。所以，一切行动，都必需通过首席执行官的允许，才干举行

2、;不然，没门。首席执行官具有最高安排权。它们之间的关系如下图所示：因此，对于工程中浮现的异步时钟，与最高时钟是对立关系，但这个ceo的地位打算了惟独他说了算，不然就会“叛乱”，因此要把那些异步时钟统一管理，这就是所谓的“对立统一”。二、异步时钟同步化1. 异步时钟种类异步时钟有很种类，如下是几种项目中经常浮现的状况(1)系统异步复位信号(2)由其它处理器输入的时钟(3)内部组合规律产生的时钟固然也并非全部异步时钟都要同步化，必需高速，芯片往往有个时钟输入端，这时保证该芯片与该部分规律同步，可以特地供应一个晶振，来达到更好的效果;同时也不是最高时钟以外的时钟都要同步化，由pll产生的不同的时钟，

3、本身就是同步的，可以不处理。固然在牢靠性要求不高的时候，异步复位这些信号也可以不处理，只是，养成良好的习惯，永久不会错。2. 异步时钟解决计划对于时钟的同步，采纳的办法都差不多。bingo在特权的深化浅出玩转fpga中得到启发，相应的容易的描述一下几种关于异步复位信号的同步化。(1)异步复位信号的同步化此部分其实很容易，应用了上述边沿检测的部分思维，用最高时钟打慢几拍，便实现了与最高时钟的同步。此处不再用block来累赘的描述，verilog设计代码如下所示：/* module name : synchronism_design.v* engineer : crazy bingo* targe

4、t device : ep2c8q208c8* tool versions : ii 11.0* create date : 2011-6-25* revision : v1.0* description :*/module synchronism_design(input clk,input rst_n,output sys_rst_n);/-/rst_n synchronism, is controlled by the input clkreg rst_nr1, rst_nr2;always (posedge clk or negedge rst_n)beginif(!rst_n)beg

5、inrst_nr1(2)pll配合时异步复位信号同步化相对于上述异步复位信号同步化办法的扩展，分析存在pll环状况下的对信号的处理。如下verilog代码所示，先用晶振输入时钟对异步复位信号举行同步化，最后通过与pll输出信号locked与前面产生的同步复位信号与操作，得到最后的系统复位信号。详细代码如下所示：/* module name : synchronism_pll_design.v* engineer : crazy bingo* target device : ep2c8q208c8* tool versions : quartus ii 11.0* create date : 2

6、011-6-25* revision : v1.0* description :*/module synchronism_pll_design(input clk, /50mhzinput rst_n, /global resetoutput sys_rst_n, /system resetoutput clk_c0 /50mhz);/-/rst_n synchronism, is controlled by the input clkwire pll_rst;reg rst_nr1,rst_nr2;always (posedge clk or negedge rst_n)beginif(!r

7、st_n)beginrst_nr1(3)外输入异步信号同步化当外面输入异步时钟或者异步信号的时钟，一律转换为使能时钟。此办法与前一张接关于边沿检测的叙述一样，此处不做累赘讲解。(4)系统同步信号最优化设计计划当fpga刚上电的短临时间内，全部规律块上电，多多少少需要一定的时光(尽管十分短暂)。在普通时序要求不高的项目中，似乎可以忽视不计。但对于是需要求十分严格的操作，这几十ns或者ms上电时，fpga内部是相当不稳定的。因此，在同步异步信号的同时，先将囫囵系统工作延时一定时光，将会在一定程度上得到更稳定的运行结果。同时，处理后fpga内部真正开头工作实在系统上电稳定后举行的，因此相应规律时序等

8、，更稳定精确。以下是bingo在实际项目中碰到的问题的解决计划。经过对系统举行100ms延时的处理后，原来简单出错的系统，在没浮现过异样。详细verilog代码如下所示：/* module name : synchronism_pll_delay_design.v* engineer : crazy bingo* target device : ep2c8q208c8* tool versions : quartus ii 11.0* create date : 2011-6-25* revision : v1.0* description :*/module synchronism_pll_delay_design(input clk, /50mhzinput rst_n, /global resetoutput sys_rst_n, /system resetoutput clk_c0 /50mhz);/-/rst_n synchr