FPGA动态局部可重构中基于TBUF总线宏设计

1、fpga动态局部可重构中基于tbuf总线宏设计动态局部可重构技术是指允许可重构的器件或系统的一部分举行重新配置，配置过程中其余部分的工作不受影响。动态局部可重构缩短了重构的时光，削减了系统重构的开销，提高了系统的运行效率。局部动态可重构技术中通常将系统划分为固定模块和可重构模块。可重构模块与其他模块之间的通信(包括可重构模块和固定模块之间、可重构模块和可重构模块之间)都是由宏实现的。动态可重构技术在fpga中的实现是公司首先提出的，并且提供了相应的开发工具和开发流程。他们从virtex系列器件开头支持动态可重构技术，同时他们提供了现成的总线宏文件给动态可重构系统开发者用法，但是它们提供的总线宏

2、设计与软件版本的兼容性很差。xilinx提供的总线宏可能由于软件版本的问题会无法正常用法，所以用户需要借助正在用法的版本软件设计总线宏，以实现fpga动态局部可重构设计。在讨论总线宏的结构基础上，采纳fpga editor可视化的办法设计基于tbuf的总线宏，并通过fp-ga动态可重构试验验证了该办法的正确性。1 基于tbuf的总线宏结构在不同系列的xilinx fpga器件中，用法不同的总线宏来实现动态局部可重构技术。在virtex，virtex-e，virtex-pro x，spartan-，spartan-e和spartan-3系列器件中所用法的总线宏都是基于tbuf的，可重构模块的位置

3、固定不变；在virtex4，virtex5更高性能的器件中，所用法的总线宏是基于slice的，可重构模块的位置是可变的；而virtex-，virtex-pro所用法的总线宏既可以基于tbuf，也可以基于slice。目前，用法最多的总线宏，其物理实现是用法6个三态缓冲器(tbuf)，实现4位的双向通信。每个tbuf占用1位，每位用法1根tbuf长线，从fpga的最左侧到最右侧，1所示。tbuf的t端是三态使能端口；i端是数据输入端口；o是数据输出端口。相应地，总线宏的t端(lt和rt)是方向控制端口，控制总线宏从左或从右输出；i端(li和ri)是数据输入端口；o端(lo和ro)是数据输出端口。总

4、线宏的信息通信是双向的，既可以从左到右，也可以从右到左。但是对于一个设计来说，一旦信息通信方向确定以后就不能再转变。总线宏的位置精确地跨骑在模块a和模块b之间(a或b是可重构模块，或ab全是可重构模块)，其中四栅三态缓冲器在模块a内，另外四栅在b内。对于virtex-等系列器件，因内部结构不同，故两栅跨骑在模块a内，另外两栅跨骑在模块b内。2 基于tbuf的总线宏设计这里在深化讨论xilinx公司所提供的总线宏的基础上，结合宏的设计技术，完美了总线宏的设计。(1)tbuf的内部路由。图2给出内部路由后的tbuf结构图。tmux的t端打算总线宏的控制端lt和rt高电平有效，而t_b端打算低电平有

5、效。无论控制信号是高电平有效，还是低电平有效，在用法总线宏举行通信时，lt和rt的值必需是相反的，或者是同时无效的。例如，当控制信号高有效时，即t端为1时，tbuf打开。假如总线宏是从左向右传递数据，则必需将lt设为1，rt为0，反之亦然；假如总线宏不需要传递数据，那么两个控制信号应同时为0，此时总线宏输出为高阻态。(2)tbuf添加的办法。virtex，virtex-e，spar-tan-，spartan-e的内部结构类似，与tbuf添加的办法是相同的。在相应的位置挑选一个可编程规律块(configurable logic block，clb)中的一个tbuf作为总线宏的一个tbuf(1个c

6、lb包含2个tbuf)，依次挑选同一行相连下一个clb中的一个tbuf，直至选够8个tbuf为止；对于spartan-3，virtex-，virtex-pro和virtex-pro x系列器件；每一个clb中的2个tbuf都作为总线宏的tbuf被选用，在同一行中依次挑选相连的4个clb中的8个tbuf作为总线宏的tbuf，3所示。(3)tbuf外部端口的命名规章。按照图1的总线宏结构，对各个tbuf的外部端口t，i和o举行相应的命名，命名时要符合所用法版本软件的要求。例如，若对端口举行如下命名：li，lt等，而端口在举行物理设计规章检查(design rule check，drc)时会出错，按

7、照所提醒的出错信息将命名改为：li(3)，lt(3)等，即能顺当通过drc，完成端口的命名。(4)总线宏输出端口的定义。总线宏输出端口的定义只能通过手工路由(manual route)办法，把相应tbuf的输出端口通过端口连线和tbuf长线衔接起来。(5)参考tbuf的设置。设计中通过约束参考tbuf的位置来打算囫囵总线宏的位置，若用户没有设置参考tbuf，则fpga editor工具会将用户添加的第一个tbuf默认为参考tbuf。至此，囫囵总线宏的设计完成，4所示。3 总线宏的验证为了验证上述总线宏设计办法的正确与否，这里设计了一个功能容易的fpga动态局部可重构试验。电路重构前实现的功能为

8、：(a+b)*(c-d)，重构后实现的功能为：(a+b)(c-d)。按照电路功能将电路划分为3个模块。其中，加法(a+b)、减法(c-d)为固定模块m1，m2；乘法移位(*)为可重构模块m3。m1与m3，m2与m3之间分离用总线宏bm1和。bm2实现通信，5所示。该试验采纳的软件开发平台：xilinx ise62i；硬件开发平台：可重构硬件平台xcv800验证板。每一个总线宏只能传递4位的信号。当可重构模块间需要多于4位的数据通信时，可以通过多个总线宏的拼接实现。这种拼接只是容易地将多个宏拼接为一个文件，而不是将多个宏拼接为一个宏，所以在用法约束语句，约束总线宏的位置时，仍然必需单独约束每个宏

9、，而不是挺直约束一个文件。例如该试验中模块m1与模块m3之间的数据通信是8位，则需要2(84)个总线宏来实现模块m1与m3间的通信，m2与m3之间也一样：根据fpga动态可重构软件设计流程生成局部动态可重构bit文件；通过jtag电缆下载到可重构硬件平台xcv800验证板举行调实验证；通过规律分析仪观看结果，6所示。a，b的和q1作为总线宏bm1的数据输入li1；c，d的差q2作为总线宏bm2的数据输入ri2；bm1和bm2的方向控制端lt1，rt2为高(255)，rt1，lt2为低(o)；数据输入端ri1，li2悬空，r01，l02分离为总线宏的输出；q3为可重构模块m3的输出。由试验结果可知，总线宏的设计是正确的。4 结 语目前，xilinx公司倡导用法最新的eapr(early access partial reconfiguration)办法实现fpga动态局部可重构技术。该办法中用于可重构模块与其他模块之间通信的总