实验十一移位寄存器及其应用VIP

1、实验叶移位寄存器及其应用一、实验目的：1、熟悉中规模4位双向移位寄存器的逻辑功能并掌握其使用方法；2、熟悉移位寄存器的应用典例一一一构成串行累加器和环形计数器。二、实验原理：1、移位寄存器是一种具有移位功能的寄存器，是指寄存器中所存的代码能够在移位脉 冲的作用下依次左移或右移。既能左移又能右移的移位寄存器称为双向移位寄存器，只需 要改变左、右移的控制信号便可实现双向移位。根据存取信息的方式不同移位寄存器可分 为：串入串出、串入并出、并入串出、并入并出四种形式。本实验选用的4位双向通用移位寄存器，型号为74LS194或CC40194,两者功能相同,可互换使用，其逻辑符号及引脚排列如图11-1所示

2、。图11-174LS194的逻辑符号及引脚排列其中D）、D、D、口为并行输入端；Q、Q、Q、Q为并行输出端；Sr为右移串行输入端，Sl为左移串行输入端；S、3为操作模式控制端；ER为异步清零端；CP为时钟脉冲输入端。74LS194有5种不同操作模式：并行送数寄存，右移（方向由Q至Q）,左移（方向由Q至Q）,保持及清零。S1、&和CR端的控制作用如表 11-1所示。表11-1CPCRSSo功能QQQQX0XX清除PCR=0,使QQQQ=0000,寄存器正常工作时，CR=1111送数CP上升沿作用后，并行输入数据送入寄存器。QQQQ=DDD2D3此时串行数据（Sr、Sl）被禁止T101右移

3、串行数据送至右移输入端 Sr, CP上升沿进行右移。QQQQ=DSRDD2DT110左移串行数据送至左移输入端 sl, CP上升沿进行左移。QQQQ= DqDDDSlT100保持p CP作用后寄存器内容保持不变。QQQQ= QnoQl1Ql2Q131XX保持QQQQ= Q:CW2d32、移位寄存器的应用很广，可构成移位寄存器型计数器；顺序脉冲发生器；串行累加 器；可用作数据转换，即把串行数据转换为并行数据，或把并行数据转换为串行数据等。 本实验主要研究移位寄存器用作环形计数器和串行累加器的线路连接及其原理。(1)环形计数器把移位寄存器的输出反馈到它的串行输入端，就可以进行循环移位，如图11-2

4、所示,把输出端 Q和右移串行输入端 Sr相连接，设初始状态 QQQQ=1000,则在时钟脉冲的作用下QQQQ将依次变为 0100、0010、0001、1000,可见它是一个具有四个有效状态的计数器，这种类型的计数器通常称为环形计数器。图 11-2电路可以由各个输出端输出在时 间上有先后顺序的脉冲，因此也可作为顺序脉冲发生器。(2)串行累加器累加器是由移位寄存器和全加器组成的一种求和电路，它的功能是将本身寄存的数和另一个输入的数相加，并存放在累加器中。4位右移寄存器图 11-2图11-3是由两个右向移位寄存器、一个全加器和一个进位触发器组成的串行累加器。设开始时，被加数 A=An-1.A O和加

5、数B=R-1B O已分别存入N+1位累加数移位寄存器 和加数移位寄存器。再设进位触发器D已被清零。在第一个 CP脉冲到来之前，全加器各输入、输出端的情况为：An=A, Bn=R, G-1=0,Sn=Ad+B)+0=S0, OG。当第一个CP脉冲到来后，S0存入累加和移位寄存器的最高位，G存入进位触发器 D端,且两个移位寄存器中的内容都向右移动一位。全加器输出为S=A1+B+G=S, Cn=Go图11-3串行累加器结构框图在第二个脉冲到来后，两个移位寄存器的内容又右移一位，Si存入累加和移位寄存器的最高位，原先存入的So进入次高位，。存入进位触发器 Q端，全加器输出为：Sn=A2+&+C

6、=&, Cn=Q。按照此顺序进行，到第 N+1个CP时钟脉冲后，不仅原先存入两个移位寄存器中的数已 被全部移出，且A、B两个数相加的和及最后的进位Cn+i也被全部存入累加和移位寄存器中。若需继续累加，则加数移位寄存器中需要再一次存入新的加数。中规模集成移位寄存器，其位数往往以4位居多，当需要的位数多于4位时，可把几块移位寄存器用级联的方法来扩展位数。三、实验设备及器件：1、+5V直流电源2、单次脉冲源3、逻辑电平开关4、0-1指示器5、74LS194X 2 (或 CC4019474LS74 (或 CC401374LS183四、实验内容：1、测试74LS194 (或CC40194的逻辑功

7、能按图11-4接线，CR S、8、Sl、Sr、D、6、D、D)分别接至逻辑开关的输出插口；Q、Q、Q、Q接至LED逻辑电平显示输入插口。CP端接单次脉冲源输出插口。接表 11-2所规定的输入状态，逐项进行测试。(1)清除：令OR=Q其它输入均为任意态，这时寄存器输出Q、Q、Q、Q应均0。清除后，置OR=1(2)送数：令 Cr=S=S0=1 ,送入任意4位二进制数，如 C3D2DD0=dcba,加CP脉冲，观察CP=Q CP由0到1、CP由1到0三种情况下寄存器输出状态的变化，观察寄存器输出状态变化是否发生在CP脉冲的上升沿。(3)右移：清零后，令 CR=1, S=0, &=1,由右移输

8、入端 Sr送入二进制数码如 0100,由 CP端连续加4个脉冲，观察输出情况，记录之。(4)左移：先清零或予置，再令CR=1 S1, Sc=0,由左移输入端 Sl送入二进制数码如1111,连续加四个 CP脉冲，观察输出端情况，记录之。(5)保持：寄存器予置任意 4位二进制数吗dcba,令CR=1, &=$=0,加CP脉冲，观察寄存器输出状态，记录之。LED辑电平显示插口接单次 脉冲源接逻辑开关输出插口图11-4 74LS194 逻辑功能测试2、循环移位将实验内容1接线参照图11-2进行改接。用并行送数法予置寄存器为某二进制码（如0100）,然后进行右移循环，观察寄存器输出端状态的变化，

9、记入表 11-3中。3、累加运算接图11-5连接实验电路。"OR &、So接逻辑开输出插口，CP接单次脉冲源，由于逻辑开关的数量有限，两寄存器并行输入端DT2DD）根据实验设备现有条件，进行接线。两寄存器的输出端接至LED逻辑电平输入插口。表 11-2清除模式时钟串行输入输出功能总结CRS1CPSlSrDbDD2D3QQQQ0XXXXXX X X X111TXXa b c d101TX0X X X X101TX1X X X X101TX0X X X X101TX0X X X X110T1XX X X X110T1XX X X X110T1XX X X X110T1XX X X

10、 X100TXXX X X X表 11-3CPQ Q Q Q00 1 0 01234OfJ-TLTL图11-5累加运算实验线路(1)触发器置零使74LS74的任由低电平变为高电平。(2)送数令CR=S=&=1,用并行送数方法把四位被加数 A0A1AA3和四位加数BoBiRR分别送入累加 和移位寄存A及加数移位寄存 B中，然后进行右移，实现加法运算。连续输入4个CP脉冲, 观察两个寄存器输出状态变化，记入表 11-4中。表 11-4CPB寄存器A寄存器QQQQQQQQ01234五、实验预习要求：1、复习有关寄存器及累加运算的有关内容；2、查阅74LS194、74LS138、74LS74逻辑线路。熟悉其逻辑功能及引脚排列；3、在对74LS194进行送数后，若要使输出端改成另外的数码，是否一定要使寄存器清 零？4、使寄存器清零，除采用CR输入低电平外，可否采用右移或