第2章 8086 8088微处理器及其体系

1、1第2章 8086 8088微处理器及其体系结构v本章本章先介绍先介绍IBM PC/XT的的Intel 8086/8088 CPU的编程的编程结构结构再介绍再介绍Intel 8086/8088的信号引脚功能和体系结的信号引脚功能和体系结构构最后介绍最后介绍CPU的几种工作状态和典型的总线操作的几种工作状态和典型的总线操作时序时序。22.1 8086/8088 的编程结构v2.1.1 8086/8088 的内部结构的内部结构组成：执行部件组成：执行部件EU(Execution Unit)，总线接口总线接口部件部件BIU(Bus Interface Unit)。相同点：执行部件完全相同。相同点：执

2、行部件完全相同。不同点：不同点：BIU部分，部分，8086的外部数据总线为的外部数据总线为16位，位，指令队列指令队列6字节；而字节；而8088的外部数据总线为的外部数据总线为8位，位，指令队列指令队列4个字节。个字节。3 标志寄存器标志寄存器8086CPU的内部结构框图48088CPU的内部结构框图1 2 3 4 内部暂存器内部暂存器 IP ES SS DS CS输入输入/输出输出控制电路控制电路外部总线外部总线地址地址加法加法器器指令队列指令队列总线接口部件总线接口部件 （BIU)20位位8位位队列队列总线总线8位位ALU数据数据总线总线16位位EU控制控制电路电路ALU标志寄存器标志寄存

3、器 AH AL BH BLCH CL DH DL SP BP SI DI通用通用寄存器寄存器执行部件执行部件 （EU)暂存器暂存器5v1、执行部件、执行部件EU包括包括：ALU、暂存寄存器、标志寄存器、通用寄暂存寄存器、标志寄存器、通用寄存器组和存器组和EU控制器。控制器。任务任务：执行指令，与外界的联系通过总线接口部：执行指令，与外界的联系通过总线接口部件。件。v2 2、总线接口部件、总线接口部件BIUBIU包括：包括：4 4个段寄存器、指令指针个段寄存器、指令指针IPIP寄存器、指令队列缓冲寄存器、指令队列缓冲器、完成与器、完成与EUEU通信的内部寄存器、通信的内部寄存器、2020位的地址

4、加法器以位的地址加法器以及总线控制电路等。及总线控制电路等。任务：任务：根据根据EUEU请求完成请求完成CPUCPU与存储器、与存储器、CPUCPU与与I/OI/O设备之间设备之间的信息传送。的信息传送。6CPU内部工作过程vEU部件从部件从BIU部件的指令队列前部取出指令部件的指令队列前部取出指令的代码和数据的代码和数据对指令代码进行译码并执行对指令代码进行译码并执行指令规定的操作。指令规定的操作。在执行指令的过程中在执行指令的过程中：如果必须访问存储器：如果必须访问存储器或者或者I/O设备，那么，执行部件就会请求总线设备，那么，执行部件就会请求总线接口部件，进入总线周期，完成要求的操作。接

5、口部件，进入总线周期，完成要求的操作。7vEU完成两类操作：完成两类操作：一是：算术和逻辑运算一是：算术和逻辑运算一是：按指令的寻址方式计算一是：按指令的寻址方式计算16位的偏移地址并将它送位的偏移地址并将它送到到BIU中形成中形成20位的实际地址。位的实际地址。vEU的指令来源的指令来源：EU执行完一条指令后就再到执行完一条指令后就再到BIU指令队列前部取出指令队列前部取出BIU预先读入的指令代码，若此时指令队列是空的，预先读入的指令代码，若此时指令队列是空的，EU就处于等待状态。一旦指令队列中有一条指令，就处于等待状态。一旦指令队列中有一条指令，EU立即取出执行。立即取出执行。8vBIU的

6、指令队列中指令的来源的指令队列中指令的来源：当当BIU的指令队列中出现两个空字节（对于的指令队列中出现两个空字节（对于8088是一个），且是一个），且EU没有命令没有命令BIU对存储器或对存储器或I/O访访问时。问时。当当EU执行完转移，调用和返回指令时。执行完转移，调用和返回指令时。当当BIU中指令队列满，且中指令队列满，且EU未访问存储器或未访问存储器或I/O端口，端口，BIU进入空闲状态。进入空闲状态。9v8086/8088的的EU和和BIU是分开的是分开的，它们可以按，它们可以按并行方式重叠操作并行方式重叠操作，即，即EU取指令、执行指令取指令、执行指令和和BIU补充指令队列的工作是同

7、时进行的。补充指令队列的工作是同时进行的。这提高了这提高了CPU的利用率，也降低了的利用率，也降低了CPU对存对存储器速度的要求。储器速度的要求。1011v下面用动画形式演示如下指令的执行过程v 1000:100 MOV AL,2000H; A0 00 20 v 1000:103 ADD AL,02H; 04 02v 1000:105 HLT; F4注：内部结构图是8086，但实际是8088执行过程。如果是8086，则每次可以读取2个字节12132.1.28086/8088寄存器结构v8086/8088内内部有部有14个个16位位寄存器寄存器（标志寄存（标志寄存器只用了器只用了9位）。这些位）

8、。这些寄存器都可寄存器都可供编程使用。供编程使用。SPBPSIDIIPFLAGSCSDSSSESAHALBHBLCHCLDHDL15 8 7 0AXBXCXDX累加器累加器基址寄存器基址寄存器计数寄存器计数寄存器数据寄存器数据寄存器堆栈指针堆栈指针基址指针基址指针源变址寄存器源变址寄存器目的变址寄存器目的变址寄存器指令指针指令指针标志寄存器标志寄存器代码段寄存器代码段寄存器数据段寄存器数据段寄存器堆栈段寄存器堆栈段寄存器附加段寄存器附加段寄存器数据数据寄存器寄存器地址指针和地址指针和变址寄存器变址寄存器通用寄通用寄存器组存器组控制寄存器组控制寄存器组段寄存器组段寄存器组8086CPU寄存器结构

9、寄存器结构141、通用寄存器v（1）数据寄存器）数据寄存器包括包括AX、BX、CX、DX.通常用来存放通常用来存放16位的数据和地位的数据和地址。每一个又可分为高字节址。每一个又可分为高字节H和低字节和低字节L，用来存放用来存放8位位数据，它们均可数据，它们均可独立寻址独立寻址，独立使用独立使用。v（2）指针寄存器和变址寄存器）指针寄存器和变址寄存器包括包括SP、BP、SI和和DI。都是都是16位寄存器，可以存放数据，位寄存器，可以存放数据，但通常用来存放但通常用来存放逻辑地址逻辑地址的的偏移量偏移量，是形成，是形成20位位物理物理地地址址的其中一部分，在任何情况下，它们都不能独立地形的其中一

10、部分，在任何情况下，它们都不能独立地形成访问内存的地址码成访问内存的地址码15 SP堆栈指针，是栈顶的偏移量。堆栈指针，是栈顶的偏移量。 BP基址指针，用于存放位于基址指针，用于存放位于堆栈段堆栈段中的一个中的一个数据区基址的偏移地址。数据区基址的偏移地址。 SI源变址寄存器，存放源变址寄存器，存放源操作数源操作数地址的偏移地址的偏移量；量； DI目的变址寄存器，存放目的变址寄存器，存放目的操作数目的操作数地址的地址的偏移量；偏移量； SP、BP的段基址由寄存器的段基址由寄存器SS提供，提供，SI、DI其段其段基址由寄存器基址由寄存器DS提供提供。162、段寄存器组v8086/8088CPU可

11、寻址可寻址1MB存储空间，但指令存储空间，但指令中给出的地址码仅有中给出的地址码仅有16位，指针寄存器也只有位，指针寄存器也只有16位长，位长，不能直接寻址不能直接寻址1MB空间空间。v8086/8088采用段地址、段内偏移地址两级存储采用段地址、段内偏移地址两级存储器寻址方式，段地址和段内偏移地址均为器寻址方式，段地址和段内偏移地址均为16位。位。v采用段地址寻址优点：解决了采用段地址寻址优点：解决了16位寄存器访问位寄存器访问大于大于64K内存空间的问题；可以实现程序重定内存空间的问题；可以实现程序重定位，即一个小于位，即一个小于64KB的程序可通过改变段寄的程序可通过改变段寄存器的内容放

12、到存器的内容放到1MB空间中任意段位置，从而空间中任意段位置，从而为同时运行多道程序提供了方便。为同时运行多道程序提供了方便。17 8086/8088CPU把可以直接寻址的把可以直接寻址的1M字节的内存字节的内存空间，分成称为空间，分成称为“段段”的逻辑区域，每个的逻辑区域，每个“段段”的物的物理长度为理长度为64K（216），），而段的起始地址由而段的起始地址由4个个“段寄段寄存器存器”决定。决定。 CS代码段寄存器，指向当前的代码段，指令由此代码段寄存器，指向当前的代码段，指令由此段中取出；段中取出； DS数据段寄存器，指向当前的数据段；数据段寄存器，指向当前的数据段； SS堆栈段寄存器，

13、存放当前的堆栈段的段基址；堆栈段寄存器，存放当前的堆栈段的段基址； ES附加段寄存器，存放附加数据段的段基址，在附加段寄存器，存放附加数据段的段基址，在进行字符串操作时，作为目的地址使用。进行字符串操作时，作为目的地址使用。 DS和和ES的初值的初值都要由用户用程序设置，若二者都要由用户用程序设置，若二者相同，则数据段和附加段重合相同，则数据段和附加段重合183、控制寄存器组v（1）指令指针）指令指针IP(Instruction Pointer)v指令指针指令指针IP是一个是一个16位寄存器，位寄存器，总是存放着下一次要取出的指令的偏移地总是存放着下一次要取出的指令的偏移地址址。v特点：特点：

14、v 1）用户程序不能使用）用户程序不能使用IP，它由它由BIU（总线接口部件）总线接口部件）自动修改；自动修改；v 2）转移指令、过程调用指令和返回指令会改变）转移指令、过程调用指令和返回指令会改变IP的内容。的内容。v（2）标志寄存器）标志寄存器(Flags),又名又名PSW(Program Status Word)程序状态字寄存器程序状态字寄存器16位只用了位只用了9位。其中，位。其中，6位用来反应前一次涉及位用来反应前一次涉及ALU操操作结果的状态标志，其余作结果的状态标志，其余3个是控制个是控制CPU操作特征标志操作特征标志19标志寄存器(Flags)D15D0 OF DF IF TF

15、 SF ZF AF PF CF符符号号标标志志单单步步中中断断中中断断允允许许方方向向标标志志溢溢出出标标志志进进借借位位标标志志1-有进、借位有进、借位0-无进、借位无进、借位半半进进借借位位标标志志1-低低4位向高位向高4位有进、借位位有进、借位0-低低4位向高位向高4位无进、借位位无进、借位奇奇偶偶标标志志1-低低8位有偶数个位有偶数个10-低低8位有奇数个位有奇数个11-结果为结果为00-结果不为结果不为0零零标标志志206个状态标志位个状态标志位 CF进位标志，加法时的最高位（进位标志，加法时的最高位（D7或或D15）产产生进位或减法时最高位出现借位，则生进位或减法时最高位出现借位，

16、则CF=1，否则否则CF=0； AF辅助进位标志，供辅助进位标志，供BCD码使用。当码使用。当D3位出位出现进位或借位时现进位或借位时AF=1，否则否则AF=0； OF溢出标志，带符号数进行算术运算时，其溢出标志，带符号数进行算术运算时，其结果超出了结果超出了8位或位或16位的表示范围，产生溢出，则位的表示范围，产生溢出，则OF=1，否则否则OF=0；6个状态标志位个状态标志位 ZF零标志，运算结果各位都为零，则零标志，运算结果各位都为零，则ZF=1，否则否则ZF=0； SF符号标志，运算结果为负数时，即运算结符号标志，运算结果为负数时，即运算结果的最高位为果的最高位为1，则，则SF=1，否则

17、否则SF=0； PF奇偶标志，反映操作结果中奇偶标志，反映操作结果中“1”的个数的个数的情况，若有偶数个的情况，若有偶数个“1”，则，则PF=1，否则否则PF=0。223个控制标志位个控制标志位 DF方向标志，用来控制数据串操作指令的方向标志，用来控制数据串操作指令的步进方向；步进方向； 当设置当设置DF=1时，将以递减顺序对数据串中的数时，将以递减顺序对数据串中的数据进行处理。当设置据进行处理。当设置DF=0时，递增。时，递增。 IF中断允许标志，当设置中断允许标志，当设置IF=1，开中断，开中断，CPU可响应可屏蔽中断请求；当设置可响应可屏蔽中断请求；当设置IF=0时，关中断，时，关中断，

18、CPU不响应可屏蔽中断请求。不响应可屏蔽中断请求。 TF陷阱标志，为程序调试而设的。当设置陷阱标志，为程序调试而设的。当设置TF=1，CPU处于单步执行指令的方式；当设置处于单步执行指令的方式；当设置TF=0时，时，CPU正常执行程序。正常执行程序。23举例v1) MOVAX，2345H ADDAX，3219Hv执行后，标志寄存器的状态标志位变化为：执行后，标志寄存器的状态标志位变化为：OF0，SF0，ZF0，AF0，PF0，CF0v2) MOVAX，5439HADDAX，456AH v执行后，标志寄存器的状态标志位怎样变化执行后，标志寄存器的状态标志位怎样变化?242.28086/8088的

19、存储组织v2.2.1存储器组织存储器组织v8086/8088CPU具有具有20条地址线条地址线，所以可寻址的存储究竟为，所以可寻址的存储究竟为220(1M) B。v每个字节对应唯一物理地址每个字节对应唯一物理地址v用用16位进制数表示位进制数表示的存储的存储地址地址 范围范围为为00000HFFFFFH23H00000H11HA9H09H00001HFFFFDHFFFFEH64HFFFFFH物理地址存放的数据表示为：表示为：（00000H）=23H（00001H）=11H（FFFFFH）=64H25数在存储器中的存放规则数在存储器中的存放规则当存储器存放一个字节时，按顺序存放当存储器存放一个字

20、节时，按顺序存放；存放存放一个字一个字时，其低位字节放低地址中，高位字节放高地址中时，其低位字节放低地址中，高位字节放高地址中，字的地址用低字节的地址表示。用低字节的地址表示。v存放存放的字允许从任何地址开始的字允许从任何地址开始。23H00000H11HA8H09H00001HFFFFDHFFFFEH64HFFFFFH物理地址存放的数据（FFFFEH）=6409H（00000H） =1123H（FFFFDH）=09A8Hv当字的地址是偶数地当字的地址是偶数地址时，即从偶数地址开址时，即从偶数地址开始存放，称这样存放的始存放，称这样存放的字为字为规则字规则字；v当字的地址是奇数地当字的地址是奇

21、数地址时，即从奇数地址开址时，即从奇数地址开始存放，称这样的字为始存放，称这样的字为非规则字非规则字。23H00000H11HA8H09H00001HFFFFDHFFFFEH64HFFFFFH物理地址物理地址存放的数据存放的数据规则字规则字非规则字非规则字规则字规则字27存储器与8086CPU的连接v存储器与存储器与8086CPU连接时，连接时，1MB的空间分成两个的空间分成两个512KB的存储库。如右图，的存储库。如右图，A19A1可同时对两个库的存储单元可同时对两个库的存储单元寻址，寻址，A0和和BHE用于库的选择用于库的选择当当A0=0，BHE=1时，选中偶地址；时，选中偶地址；当当A0

22、=1，BHE=0时，选中奇地址；时，选中奇地址；当当A0=0，BHE=0时，同时选中高低库；时，同时选中高低库；28表表2-3 2-3 BHEBHE和和ADAD0 0的不同组合状态的不同组合状态 操操 作作 BHE ABHE A0 0 使用的数据引脚使用的数据引脚 读或写偶地址的一个字读或写偶地址的一个字 0 0 0 0 D15D15D0 D0 读或写偶地址的一个字节读或写偶地址的一个字节 1 0 1 0 D7D7D0 D0 读或写奇地址的一个字节读或写奇地址的一个字节 0 1 0 1 D15D15D8 D8 A19A1高位（奇数）库D15D8SELA19A1低位（偶数）库D7D0SELA19

23、A1A0BHE=1D15D8D7D0A0 =0BHEBHE=0A0 =1SEL库选端v存储器与8086CPU连接时，对规则字的存取，需要一个总线周期；v对非规则的存取，则需要两个总线周期。v存储器存储器与与80888088CPUCPU连接时，因连接时，因80888088外部的数外部的数据总线是据总线是8 8位，因此对应的位，因此对应的1 1M M的存储空间是单的存储空间是单一的。一的。A19A01M存储空间存储空间D7D0A19A0D7D0 对对8088来说，来说，每一个总线周期只每一个总线周期只能完成一个字节的能完成一个字节的存取操作。存取操作。312.2.2 存储器的分段和物理地址的形成v

24、1、存储器的分段、存储器的分段由于由于CPUCPU内部寄存器是内部寄存器是1616位，只能寻址位，只能寻址6464KBKB，故把故把1 1MBMB存储空间划分存储空间划分为四个逻辑段逻辑段彼此独立，但可相连，可重叠，在为四个逻辑段逻辑段彼此独立，但可相连，可重叠，在1 1MBMB存储空间存储空间浮动，仅需改变段寄存器内容。浮动，仅需改变段寄存器内容。一般把存储器划分为：程序区、数据区、堆栈区和附加段。一般把存储器划分为：程序区、数据区、堆栈区和附加段。程序量或数据量很大，超过程序量或数据量很大，超过6464K KB B，可定义多个代码段、数据段、附可定义多个代码段、数据段、附加段和堆栈段，加段

25、和堆栈段，l l 段地址：每个逻辑段起始地址的高段地址：每个逻辑段起始地址的高1616位，即段寄存器的内容，无符位，即段寄存器的内容，无符号数号数 l l 段基地址：每个逻辑段起始地址；段基地址：每个逻辑段起始地址； l l 逻辑地址：段地址：偏移地址，在程序中使用；逻辑地址：段地址：偏移地址，在程序中使用； l l 物理地址：存储单元的实际地址，物理地址：存储单元的实际地址，物理地址物理地址= =段地址段地址* *16+16+偏移地址偏移地址； l l 偏移地址：相对段基地址的偏移量，无符号数，也称有效地址偏移地址：相对段基地址的偏移量，无符号数，也称有效地址EAEA32v段的位置可以段的位

26、置可以连续、分开、连续、分开、部分重叠或完部分重叠或完全重叠。在整全重叠。在整个存储空间可个存储空间可设置若干个逻设置若干个逻辑段。辑段。.0000H逻辑段1起点逻辑段2起点逻辑段3起点逻辑段4、5起点FFFFFH逻辑段164KB逻辑段264KB逻辑段364KB逻辑段4、564KB存储器的逻辑段33v段的基址由段寄存器段的基址由段寄存器CS、DS、SS和和ES提供，提供，程序可以从这四个段寄存器规定的逻辑段中程序可以从这四个段寄存器规定的逻辑段中存储指令代码和数据。存储指令代码和数据。v如果如果CPU要从别的段存取信息，那么用程序要从别的段存取信息，那么用程序首先改变对应程序段寄存器中的内容，

27、将其首先改变对应程序段寄存器中的内容，将其设置成所要存取段的基址。设置成所要存取段的基址。34v若已知当前有效的若已知当前有效的代码段、数据段、代码段、数据段、堆栈段和附加段的堆栈段和附加段的段基址分别是段基址分别是0600H、3000H、B000H和和BC00H，当前可寻址段在存当前可寻址段在存储器中的分布情况储器中的分布情况如图：如图：0600CS3000DSB000SSBC00ES06000H15FFFH30000H3FFFFHB0000HBC000HBFFFFHCBFFFHFFFFFH64KB64KB64KB64KB当前可寻址段在存储器中的分布情况当前可寻址段在存储器中的分布情况352

28、、物理地址的形成v存储器中存储单元对应的实际地址又称为存储器中存储单元对应的实际地址又称为物物理地址（理地址（20位）位）。逻辑地址（逻辑地址（16位）位）是在程是在程序中使用的地址，它由两部分组成：序中使用的地址，它由两部分组成：段基址段基址和偏移量和偏移量。逻辑地址的表示格式为：逻辑地址的表示格式为：段基址：偏移地址段基址：偏移地址36v物理地址由逻辑地址变换而来，当物理地址由逻辑地址变换而来，当CPU访问访问存储器时，必须完成如下运算：存储器时，必须完成如下运算：物理地址段基址物理地址段基址16+偏移地址偏移地址如：已知某存储单元的逻辑地址为如：已知某存储单元的逻辑地址为2000H:33

29、00H，求求该存储单元的物理地址？该存储单元的物理地址？解：物理地址解：物理地址= 段基址段基址10H偏移地址偏移地址 =2000H 10H3300H =23300H3720位物理地址的形成v通过通过CPU的总路线接口的总路线接口部件部件BIU的地址加法器来的地址加法器来实现。如右图。实现。如右图。v偏移地址、段地址来自偏移地址、段地址来自于何处？于何处？v偏移地址偏移地址IP段地址来段地址来CS、DS、SS、ES偏移地址偏移地址段地址段地址000020位物理地址位物理地址20位物理地址的形成位物理地址的形成150190150382.3 8086/8088的I/O组织vI/O设备与设备与CPU

30、必须通过接口芯片连接来进行必须通过接口芯片连接来进行通信，通信，原因在于：原因在于：I/O设备复杂多样，工作速设备复杂多样，工作速度远远低于度远远低于CPU。v每个每个I/O接口芯片都有一个或多个端口，一个接口芯片都有一个或多个端口，一个端口往往对应于芯片上的一个或一组寄存器，端口往往对应于芯片上的一个或一组寄存器，一个一个I/O端口有唯一的端口有唯一的I/O地址与之对应，就地址与之对应，就像存储单元地址一样。像存储单元地址一样。39vCPU对对I/O端口访问使用指令端口访问使用指令IN:输入输入OUT:输出输出v8086/8088CPU使用低端的使用低端的16位地址线来访问位地址线来访问8位

31、的位的I/O端口，最多可达端口，最多可达64K个个16位的位的I/O端口，最多可达端口，最多可达32K个个v任何两个相邻的任何两个相邻的8位端口可以组成一个位端口可以组成一个16位的端口；位的端口；8086访问奇数地址的访问奇数地址的16位端口必须访问两次；位端口必须访问两次；8088访问访问16位端口问题两次。位端口问题两次。v端口的寻址不用分段，因而不用寄存器，端口地址端口的寻址不用分段，因而不用寄存器，端口地址仍为仍为20位，高位，高4位总是为位总是为0402.48086/8088CPU的引脚功能和工作方式8088CPU最小模式（最大模式）引脚0102030405060708091011

32、1213141516171819204039383736353433323130292827262524232221GNDAD14AD13AD12AD11AD10AD9AD8AD7AD6AD5AD4AD3AD2AD1AD0NMIINTRCLKGNDVCC（5V）AD15A16/S3A17/S4A18/S5A19/S6BHE/S7MN/MXRDHOLD（RQ/GT0） HLDA（RQ/GT1）WR（LOCK）M/IO（S2）DT/R（S1）DEN（S0）ALE（QS0）INTA（QS1）TESTREADYRESET80868088CPU41v8086/8088CPU的的40个引脚中，引脚个引脚中

33、，引脚19CLK：为时钟信号输入端，通常与为时钟信号输入端，通常与8284A时钟时钟发生器输出端发生器输出端CLK相连接，该时钟信号占空度为相连接，该时钟信号占空度为1/3， 8086/8088CPU时钟频率为时钟频率为5MHz；1和和20GND为接地端；为接地端；40Vcc为电源输入端，电源电压为为电源输入端，电源电压为5(10) V2.4.1 8086/8088CPU两种工作方式公用引脚功能42其余36个引脚个分为：v1、地址、地址/数据总线数据总线AD15AD0(双向、三态双向、三态)对于对于8086，为分时复用地址，为分时复用地址/数据总线。数据总线。总线周期的总线周期的T1状态，用来

34、输出要访问的存储器状态，用来输出要访问的存储器地址或地址或I/O端口地址端口地址AD15AD0 ；在其他在其他T状态作为双向数据总线状态作为双向数据总线D15D0。在在8088中，因数据总路线只有中，因数据总路线只有8条，所以与条，所以与8086中引脚中引脚AD15AD8 对应的是对应的是A15A8 ，仅用于输出，仅用于输出地址。地址。43v2、地址、地址/状态总线状态总线A19/S6A16/S3(输出，输出，三态三态)在总线周期的在总线周期的T1状状态输出地址的高态输出地址的高4位位A19A16在其他在其他T状态用来输状态用来输出状态信息，状态信号出状态信息，状态信号中：中：a、S6始终为始

35、终为0，指示当，指示当前与总线相连；前与总线相连；b、S5指示中断允许标指示中断允许标志的志的IF的状态；的状态；c、S4和和S3指示当前使指示当前使用哪个段寄存器，其含用哪个段寄存器，其含义如表义如表DMA方式时，这些引方式时，这些引脚被置高阻态脚被置高阻态S4S3含义含义00当前正使用当前正使用ES01当前正使用当前正使用SS10当前正使用当前正使用CS(或或I/O,中断中断响应响应)11当前正使用当前正使用DSS4和S3的含义44v3、控制总线、控制总线（1） 高高8位数据总线允许位数据总线允许/状态信号线状态信号线(输输出、三态出、三态)是一条分时复用总线，在是一条分时复用总线，在80

36、86中，中， 在总线周期的在总线周期的T1状态输出低电平，表示状态输出低电平，表示使用高使用高8位数据线位数据线AD15AD8，如输出高电平，表，如输出高电平，表示只使用低示只使用低8位数据线；位数据线； 在其他在其他T状态，输出状态状态，输出状态S7(目前还没有意义目前还没有意义)7SBHEBHE45(2) 读控制（输出，低电平有效）读控制（输出，低电平有效）低电平时低电平时表示表示CPU的操作为存储器读或的操作为存储器读或I/O端口输入，在端口输入，在DMA方式时浮空。方式时浮空。(3)READY准备好信号准备好信号(输入，高电平有效输入，高电平有效)由由所访问的存储器或所访问的存储器或I

37、/O设备发来的响应信号，高设备发来的响应信号，高电平表示数据已准备就绪，马上可进行一次数据电平表示数据已准备就绪，马上可进行一次数据传送。传送。RD46(4) 测试信号测试信号(输入，低电平有效输入，低电平有效)当当CPU执行执行WAIT时，每隔时，每隔5个时钟周期对个时钟周期对 引脚进行一次测试，引脚进行一次测试，当为高电平时，当为高电平时，CPU继续处于等待状态，直到出现低电继续处于等待状态，直到出现低电平，平，CPU才执行下一条指令才执行下一条指令(5)INTR中断请求中断请求(输入，高电平有效输入，高电平有效)可屏蔽中断信号。可屏蔽中断信号。为高电平时，外设提出中断请求。为高电平时，外

38、设提出中断请求。CPU在每一条指令的在每一条指令的最后一个时钟周期对最后一个时钟周期对INTR进行测试。若进行测试。若INTR为高电平，为高电平，且中断允许标志为且中断允许标志为1，则在该指令执行完后，响应中断请，则在该指令执行完后，响应中断请求。求。TESTTEST47(6)NMI非屏蔽中断请求非屏蔽中断请求(输入，上升沿触发输入，上升沿触发)当该引脚输当该引脚输入一个由低电平变高电平的信号时，入一个由低电平变高电平的信号时，CPU会在执行完现会在执行完现行指令后，响应中断请求。这类中断不受行指令后，响应中断请求。这类中断不受IF的影响，不的影响，不能用指令加以屏蔽。能用指令加以屏蔽。(7)

39、RESET复位信号复位信号(输入，高电平有效输入，高电平有效)复位信号必须复位信号必须保持保持4个时钟周期以上的高电平才有效。有效时，个时钟周期以上的高电平才有效。有效时，CPU将将标志寄存器、标志寄存器、IP、DS、SS、ES以及指令队列以及指令队列清零清零，并将，并将CS置为置为FFFFH。RESET为低电平时，为低电平时，CPU从从FFFF0H开开始执行程序。始执行程序。系统加电系统加电(50s)或进行或进行RESET操作时产生操作时产生RESET信号信号。48(8)最小最小/最大方式控制信号最大方式控制信号(输入输入)8086/8088CPU与存储器和外设构成一个计算机系与存储器和外设

40、构成一个计算机系统时，根据所连接存储器和外设规模，可以有两统时，根据所连接存储器和外设规模，可以有两种不同的工作方式。当引脚接种不同的工作方式。当引脚接+5V时，处时，处于最小方式；接地时，于最小方式；接地时，CPU处于最大方式。处于最大方式。v其他控制线：其他控制线：2431引脚在两种工作方式下引脚在两种工作方式下定义的功能不同定义的功能不同MXMNMXMN492.4.2最小工作方式v最小工作方式：最小工作方式：就是系统中只有一个微处理器就是系统中只有一个微处理器8086或或8088。在这种系统中，所有的总线控制都直接由在这种系统中，所有的总线控制都直接由8086或或8088产生，系统中总线

41、控制逻辑电路产生，系统中总线控制逻辑电路被减小到最小，这种方式适合于较小规模的被减小到最小，这种方式适合于较小规模的应用。应用。此时引脚此时引脚 接到接到+5V。MXMN50v(1)中断响应信号中断响应信号(输出，低电平有效输出，低电平有效)是是CPU对外设的中断请求的回答信号。信号对外设的中断请求的回答信号。信号位于连续周期中的两个负脉冲，在中断响应位于连续周期中的两个负脉冲，在中断响应周期的周期的T2、T3和和Tw状态时，状态时， 为为低电平。低电平。第第一个负脉冲一个负脉冲通知外围设备的接口，它发出的通知外围设备的接口，它发出的中断请求已经得到允许；外设接口接收到中断请求已经得到允许；外

42、设接口接收到第第二个负脉冲二个负脉冲后，将中断类型码送往数据总线。后，将中断类型码送往数据总线。INTAINTA1、最小方式下，2431引脚功能51v(2)ALE地址锁存允许信号地址锁存允许信号(输出，高电平有效输出，高电平有效)ALE是是CPU在每个总线周期的在每个总线周期的T1状态发出的，状态发出的，其有效电平表示当前在地址其有效电平表示当前在地址/数据复用线上输数据复用线上输出的是地址信息，利用它的下降沿把地址信出的是地址信息，利用它的下降沿把地址信号和信号锁存在号和信号锁存在8282地址锁存器中。地址锁存器中。ALE不能被浮置。不能被浮置。BHE52v(3) 数据允许信号数据允许信号(

43、输出，低电平有效，三态输出，低电平有效，三态)有效表示有效表示CPU准备好接收和发送数据，是准备好接收和发送数据，是CPU提供提供双向数据收发器双向数据收发器8286的信号，在每个访问存储器或的信号，在每个访问存储器或访问访问I/O周期，或中断响应周期均有效。在周期，或中断响应周期均有效。在DMA下，下，浮置为高阻状态。浮置为高阻状态。v(4)数据收发信号数据收发信号(输出，三态输出，三态)在系统使用双在系统使用双向数据收发器向数据收发器8286时，用其控制数据的传送方向。时，用其控制数据的传送方向。如果为高电平，则进行数据发送，如果为低电平，如果为高电平，则进行数据发送，如果为低电平，则进行

44、数据接收。在则进行数据接收。在DMA下，浮置为高阻状态。下，浮置为高阻状态。DENRDT53v(5) 存储器存储器/IO控制信号控制信号(输出，三态输出，三态)用用于区分是访问存储器于区分是访问存储器(高电平高电平)，还是访问，还是访问I/O(低电平低电平)，通常被接至存储器或接口芯片，通常被接至存储器或接口芯片的片选的片选 端。在端。在DMA下，浮置为高阻状态。下，浮置为高阻状态。 注：注：8088中，此信号为，极性与中，此信号为，极性与8086相反。相反。v(6)写信号写信号(输出，低电平有效，三态输出，低电平有效，三态)有有效时，表示效时，表示CPU正在执行存储器或正在执行存储器或I/O

45、的写操的写操作。在任何写周期，只在作。在任何写周期，只在T2、T3和和Tw有效。有效。在在DMA下，浮置为高阻状态。下，浮置为高阻状态。IOMCSIOMWRWR54v(7)HOLD总线保持请求信号总线保持请求信号(输入，高电平有输入，高电平有效效) 它是系统中的其他总线主控部件向它是系统中的其他总线主控部件向CPU发出的请求占用总线的申请信号。发出的请求占用总线的申请信号。v(8)HLDA总线保持响应信号总线保持响应信号(输出，高电平有输出，高电平有效效) 它是它是CPU对系统中其他总线主控部件向对系统中其他总线主控部件向其请求总路线使用权的响应信号。其请求总路线使用权的响应信号。55vHOL

46、D和和HLDA是两个应答信号。应答过程：是两个应答信号。应答过程：申请：申请：系统中某一总线主控部件要求占用总线系统中某一总线主控部件要求占用总线向向CPU的的HOLD引脚发出一个高电平的请求信号引脚发出一个高电平的请求信号如如果果CPU允许让出总路线的控制权，就在当前总线周允许让出总路线的控制权，就在当前总线周期的期的T4状态，从状态，从HLDA引脚上发出一个高电平的应引脚上发出一个高电平的应答信号答信号，且同时使具有三态功能的地址，且同时使具有三态功能的地址/数据总线和数据总线和控制总线处于浮空控制总线处于浮空总线请求部件收到总线请求部件收到HLDA后，后，获得总线控制权。获得总线控制权。

47、保持：保持：在总线请求部件占有总线期间，在总线请求部件占有总线期间，HOLD和和HLDA都保持高电平。都保持高电平。放弃：放弃：当总线请求部件用完总线之后，把当总线请求部件用完总线之后，把HOLD信信号变为低电平，号变为低电平，CPU收到收到HOLD的无效信号后，也的无效信号后，也将将HLDA变为低电平，这时变为低电平，这时CPU再度获得地址再度获得地址/数据数据总线和控制总线的占有权。总线和控制总线的占有权。56v注意：最小方式下，注意：最小方式下，8086/8088CPU的第的第34引引脚功能含义不同脚功能含义不同8086前面已经介绍过前面已经介绍过8088为为(系统状态信号系统状态信号)

48、，它与、的，它与、的组合，决定了当前总线周期的操作。具体如下：组合，决定了当前总线周期的操作。具体如下：SSOIOMRDT无源状态无源状态110暂停暂停111写内存写内存010写写I/O端口端口011读内存读内存100读读I/O端口端口101取指令取指令000发中断响应信号发中断响应信号001操作操作操作操作IOMRDTSSOIOMRDTSSO572、最小方式的典型系统结构v构成最小方式系统构成最小方式系统要求要求：系统中的存储器容：系统中的存储器容量不大，量不大，I/O端口不多。端口不多。v这时系统的地址总线，由这时系统的地址总线，由AD15AD0,A19A16通过地址锁存器构成，数据总线可

49、以直接由通过地址锁存器构成，数据总线可以直接由AD15AD0(AD7AD0)供给，供给，也可以通过收发也可以通过收发器增大驱动能力后供给，系统的控制总线则器增大驱动能力后供给，系统的控制总线则直接由直接由CPU供给供给。如下页图或书如下页图或书2-10(P28)58最小模式系统总线的形成：最小模式系统总线的形成：应用于单一的微机处理系统，应用于单一的微机处理系统，3 3片片82828282锁存锁存2020位地址信息和位地址信息和BHEBHE ，2 2片片82868286作为作为1616位数据收发器位数据收发器 MN/MX RD WR CLK READY M/IORESET ALE A19-A1

50、6 BHE AD15-AD08086CPU DT/R DEN8286 8286 或或8287 8287 T TOEOE82848284RES RES 时钟时钟 发生器发生器存储器 DATAI/O外设DATA数据总线数据总线地址总线地址总线地址总线地址总线地址地址/ /数据数据V VCCCCV VCCCCSTBSTB锁存器锁存器82828282OEOEBHEBHE592.4.3最大工作方式v当把当把8086/8088CPU的引脚引脚接地时，的引脚引脚接地时，CPU就处于最大工作方式。就处于最大工作方式。v最大工作方式用在需要利用最大工作方式用在需要利用8086/8088CPU构构成中等或较大成中

51、等或较大(相对于最小方式相对于最小方式)系统时。系统时。v在最大方式下，可以有在最大方式下，可以有11个微处理器，其他个微处理器，其他处理器作为后援处理器。处理器作为后援处理器。MXMN601、最大方式下，2431引脚功能v这这8个控制引脚功能：个控制引脚功能：v(1)QS1和和QS0指令队列状态信号指令队列状态信号(输出输出)组合起来提供总线周期的前一个状态中组合起来提供总线周期的前一个状态中指令队列的状态，以便于外部对指令队列的状态，以便于外部对8086/8088BIU的指令队列的动作跟踪。的指令队列的动作跟踪。见表见表2-6(P30)QS1QS0队列状态QS1QS0队列状态00无操作10

52、队列空01从指令队列中取出当前指令第一字节11从指令队列中取出当前指令后续字节61v(2)、总线周期状态信号、总线周期状态信号(输出，输出，三态三态)组合起来表示当前总线周期操作组合起来表示当前总线周期操作类型。类型。8288总线控制器根据其状态来访总线控制器根据其状态来访问存储器和问存储器和I/O端口的控制命令。端口的控制命令。见表见表2-7(P30)2S1S0SMRDC读存储器读存储器1 0 1IORC读读I/O端口端口0 0 1MWTC，AMWC写存储器写存储器1 1 0IOWC，AIOWC读读I/O端口端口0 1 0无无无源状态无源状态1 1 1无无暂停暂停0 1 1MRDC取指令取指

53、令1 0 0INTA中断响应中断响应0 0 08288产生的信号产生的信号操作类型操作类型S2 S1 S08288产生的信号产生的信号操作类型操作类型S2 S1 S062v(3)总线封锁信号总线封锁信号(输出，三态输出，三态)此信号低电平此信号低电平时，表示时，表示CPU独占总线使用权。它由指令前缀独占总线使用权。它由指令前缀LOCK产生，当产生，当LOCK前缀后面的一条指令执行完前缀后面的一条指令执行完后，信号便撤消，此信号是为了避免多个处理后，信号便撤消，此信号是为了避免多个处理器使用共有资源时产生冲突而设置的。器使用共有资源时产生冲突而设置的。为防止为防止8086/8088中断时总线被其

54、他主控部件所占用，中断时总线被其他主控部件所占用，因此在两个中断响应脉冲之间，信号自动变为因此在两个中断响应脉冲之间，信号自动变为低电平。在低电平。在DMA期间，端被设置浮置为高阻状期间，端被设置浮置为高阻状态。态。LOCKLOCKLOCKLOCK63v(4) 、总线请求、总线请求(输入输入)/总线请求允许总线请求允许(输出输出)信号信号(双向双向)这两个引脚可供这两个引脚可供CPU以外以外的两个处理器用来发出使用总线的请求信号的两个处理器用来发出使用总线的请求信号和接收和接收CPU对总线请求信号的回答信号，它对总线请求信号的回答信号，它们都是双向。的优先级比们都是双向。的优先级比 高。高。1

55、GTRQ0GTRQ1GTRQ0GTRQ642、最大方式的系统基本结构v系统中啬了总线控制器系统中啬了总线控制器8288，使控制总线的，使控制总线的驱动能力更强、功能更加完善。驱动能力更强、功能更加完善。v8288用来代替用来代替CPU提供总线控制和命令信号提供总线控制和命令信号总线控制器总线控制器。v8288的引脚信号分为：的引脚信号分为：输入状态信号输入状态信号、控制控制信号信号、输出总线命令信号输出总线命令信号和和输出总线控制信输出总线控制信号号。65最大模式系统总线的形成最大模式系统总线的形成：应用于多微机处理系统，增设总线控制器应用于多微机处理系统，增设总线控制器82888288 CL

56、K READY RESET A19-A16 BHE AD15-AD08086CPU MN/MX STB 8282 8282 或或8283828382848284RES RES 时钟时钟 发生器发生器存储器 DATAI/O外设DATA数据总线数据总线地址总线地址总线地址总线地址总线地址地址/ /数据数据V VCCCCS0S1s2 CLK 8288 DT/R s0 s1 s2 ALE DENIOWCIORCMWTCMRDCBHEBHE8286 8286 或或8287 8287 T T OE OE663、多处理器系统v多处理器系统改进系统的性能和增加了系统多处理器系统改进系统的性能和增加了系统的吞量

57、。的吞量。v多个处理器挂在同一总线上，必须解决的问多个处理器挂在同一总线上，必须解决的问题是：题是：总线的争用总线的争用处理器间通信处理器间通信67v最大工作方式提供的多道处理性能适应于三最大工作方式提供的多道处理性能适应于三种基本配置：协处理器配置、紧耦合配置和种基本配置：协处理器配置、紧耦合配置和松耦合配置松耦合配置前两种配置：处理器共享存储器和前两种配置：处理器共享存储器和I/O设备，而设备，而且共享总线控制逻辑和时钟发生器。后援处理器且共享总线控制逻辑和时钟发生器。后援处理器需使用总线时需通过或向需使用总线时需通过或向CPU申请。紧申请。紧耦合配置中，后援处理器可独立工作，协处理配耦合

58、配置中，后援处理器可独立工作，协处理配置中，后援处理器不能独立工作，必须与置中，后援处理器不能独立工作，必须与CPU直直接通信。这两种配置中，后援处理器不能是接通信。这两种配置中，后援处理器不能是8086/8088CPU.CPU只提供两条请求只提供两条请求/请求允许信号线，所以共请求允许信号线，所以共享总线的后援处理器数目有限。享总线的后援处理器数目有限。1GTRQ0GTRQ68松耦合配置用于中型和大型系统中，系统中可包松耦合配置用于中型和大型系统中，系统中可包含多个共享总线的主控者。每一个主控者必须配含多个共享总线的主控者。每一个主控者必须配置一个置一个8288总线控制器和一个总线控制器和一

59、个8289总线仲裁器。总线仲裁器。当多个主控者同时要求使用总线时，由当多个主控者同时要求使用总线时，由8289将总将总线赋给优先级别高的主控者。线赋给优先级别高的主控者。692.58086/8088的操作及其时序v2.5.1总线周期、总线周期、T状态和操作时序状态和操作时序由外部的由外部的8284A芯片提供主频为芯片提供主频为5MHz的时钟信号，其时的时钟信号，其时钟周期为钟周期为200ns。CPU在执行指令过程中，凡需在执行指令过程中，凡需执行访问存储器或访问执行访问存储器或访问I/O端口的操作端口的操作都统一交给都统一交给BIU的外部总线完成，进行一次访的外部总线完成，进行一次访问问(存取

60、一个字节存取一个字节)所需的时间称为一个所需的时间称为一个总线周期总线周期。一个总。一个总线周期由线周期由4个时钟周期组成，一个时钟周期称为一个个时钟周期组成，一个时钟周期称为一个T状状态，因此基本总线周期用态，因此基本总线周期用T1、T2、T3、T4表示。表示。CPU执行数据输入操作，称为总线执行数据输入操作，称为总线“读读”周期；周期；CPU执行数据输出操作，称为总线执行数据输出操作，称为总线“写写”周。周。70v考虑到存储器或外设速度不如考虑到存储器或外设速度不如CPU，在基本总线周在基本总线周期期T3、T4之间插入一个或多个附加时钟周期之间插入一个或多个附加时钟周期Tw的功的功能，能，