TMS320C54DSP原理应用第2章_图文.

1、第 2 章 TMS320C54X 的 CPU 结构和存储器配置2.1 TMS320C54X DSP 的结构2.2 TMS320C54X 的总线结构2.3 TMS320C54X 的 CPU 结构2.4 TMS320C54X 存储器和 I/O 空间2.1 TMS320C54X DSP 的结构2.1.1 TMS320C54X DSP 的基本结构图 2-1 和图 2-2 给出了 TMS320C54X 的两种结构框图。图 2-1 TMS320C54X 的组成框图PAB PB CAB CB DAB DB EAB EB MUX T RegisterEXP Encoder Miltiplier Fractio

2、nalZero Sat RoundA(40B(40COMP TRN TCMSW/LSW SelectBarrel ShifterARAU0.ARAU1AR0AR7ARP.BK.DP.SPPC.I PTR.RC.BRC.RSA.REASystem Con trol in terface Program Address Gen erati on Logic(PAGENDataAddressGen eration Logic (PAGENMemory and Exter nal In terface Peripheral In terfaceX D ABSig n ctrSig n ctrT DA

3、AB CD A B OMUXAdder (40MUXAMU BALU (40Sig n ctr Sig n ctrT ABCDB MUXB A CD Sig n ctrSLege nd:A Accumulator AB Accumulator BC CB Data BusD DB Data BusE EB Data Bus M MAC Un itP PB Program Bus S Barrel Shifter T T Register U ALUE图 2-2 TMS320C54X 的功能框图BufferedSerial Port(BSPTimer TDM Serial PortStan da

4、rd Serial Port Host PortIn terface(HPI16/8Multi -cha nnel Buffere Serial Port(McBSPPLL Clock Gen erator S/W Waitstate Gen eratorPower Man ageme ntJATG Emulatio n Control Program Data/RAMProgram Data/ROMP e r i p h e r a l B u sDMAChOCh1Ch2Ch3Ch4Ch5C54x DSP CPU40bit ALU CMPS Operator(VITE RBIEXP En c

5、oder ALU17*17 MPY40bit Adder RND ,SAT MAC 40bit ACCA Accumulators(-16,31Shifter40bit ACCB40bit Barrel 8 Auxiliary Register Addressi ng Unit2 Addessi ng Un its D(150A(220TMS320C54x 是 16 位定点 DSP。TMS320C54x 的中央处理单元(CPU 具有改进 的哈佛结构、低功耗设计和高度并行性等特点。除此之外，高度专业化的指令系统可以全面地发挥系统性能。使用 TMS320C54x 的专用硬件逻辑的 CPU,再配以按

6、照 用户需要所选择的片内存储器和片内外设，可组成用户的 ASIC(Application Specific Intergrated Circuit,专用集成电路以应用于电子产品的不同领域。2.1.2 TMS320C54X DSP 的主要特点TMS320C54X 系列定点 DSP 芯片共享同样的 CPU 内核和总线结构,但每一种器 件片内存储器的配置和片内外设不尽相同。表 2-1 提供了 TMS320C54X 各 DSP 基 本性能的概要。表 2-1 TMS320C54X 系列基本配置汇总表TMS320C54X 的主要特征如下：（1 CPU（中央处理单元利用其专用的硬件逻辑和高度并行性提高芯片的

7、处理性 能。 1 条程序总线、3 条数据总线和 4 条地址总线组成的改进型哈佛结构，提供了 更快的速度和更高的灵活性。 40 bi 的算术逻辑单元（ALU 包括 40 bit 的桶形移位器和两个独立的 40 bit 累 加器A、 B。 17X17 b 并行乘法单元和专用的 40 bit 加法器用于无等待状态的单周期乘/累 加操作。比较、选择和存储单元（CSSU 能够完成维特比（Viterbi,通信中的一种编码方 式的加/比较/选择操作。旨数译码器可以在单周期内对 40 bit 累加器进行指数运算。两个地址发生器包括 8 个辅助寄存器（AR0AR7 和两个辅助寄存器算术运算 单元（ARAU0、A

8、RAU1。 TMS320C542C 还包括一个双 CPU 的结构。（2 存储器具有 192 K 字可寻址存储空间（包括 64 K 字程序存储空间、64 K 字数 据存储空间和 64 K 字 I/O 空间。其中,TMS320C548、TMS320C549、TMS320C5402、TMS320C5410 和 TMS320C5420 的程序存储空间还可以扩展到 8 M 字。片内存储器配置因型而异。(3 高度专业化的指令集能够快速地实现算法并用于高级语言编程优化。其包括：I 指令重复和块指令重复。用于更好地管理程序存储器和数据存储器的块移动指令。 32 位长整数操作指令。旨令同时读取 2 或 3 个操

9、作数。并行存储和加载的算术指令。条件存储指令。fe 速中断返回。(4 片内外设和专用电路采用模块化的结构设计，可以快速地推出新的系列产 品。其包括：可编程软件等待状态发生器。可编程分区转换逻辑电路。可使用内部振荡源或外部振荡源的锁相环(PLL 时钟发生器。 当使用外部振荡 源时,内部允许使用多个值对芯片倍频。外部总线接口可以禁止或允许外部数据总线、地址总线和控制线的输出。数据总线支持总线挂起的特征。可编程定时器 8 bi 并行主机接口（HPI。串行口：全双工串口（支持 8 bit 或 16 bit 数据传送、时分多路（TDM 串口和缓冲（BSP 串口。（5 TMS320C54X 执行单周期定点

10、指令时间为25/20/15/12.5/10 ns 每秒指令数为 40/66/100MIPS。（6 TMS320C54X 电源由 IDLE1、IDLE2 和 IDLE3 功耗下降指令控制功耗，以便DSP 工作在节电模式下,使之更适合于手机。其控制 CLKOUT 引脚的输出，省功 耗。（7 在片仿真接口、片上的 JTAG 接口符合IEEE1149.1 边界扫描逻辑接口标准，可与主机连接，用于芯片的仿真和测试。2.2 TMS320C54X 的总线结构TMS320C54X DSP 片内由 8 组 16 bit 总线（1 组程序总线、3 组数据线和 4 组地址总线构成。程序总线（PB 传送从程序存储器装

11、载的指令代码和立即数。这些总线 的功能分别是:3 组数据总线（CB、DB 和 EB 负责将片内的各种元器件相互连接，例 如 CPU、数据地址产生逻辑、程序地址产生逻辑、片内外设和数据存储器等。TMS320C54X 能利用两个辅助寄存器算术单元（ARAU0 和 ARAU1 在同一个周 期内生成两个数据存储器地址。PB 能加载保存于程序空间的操作数（例如,系数表，并将操作数传送到乘法器和 加法器中进行乘累加操作，或利用数据移动指令（MVPD 和 READA 把程序空间的数 据传送到数据空间。TMS320C54X 还有一组双向的片内总线用于访问片内外设，这组总线轮流使用DB 和 EB 与 CPU 连

12、接。访问者使用这组总线进行读/写操作需要两个或更多的周期 具体所需周期数取决于片内外设的结构。表格2-2 总结了各种不同类型的总线访问。表 2-2 总线访问类型2.3 TMS320C54X 的 CPU 结构CPU 是 DSP 芯片中的核心部分,是用来实现数字信号处理运算和高速控制功能 的部件。CPU 内的硬件构成决定了其指令系统的性能。TMS320C54X 的 CPU 包括: 4（位算术逻辑单元（ALU;两个 40 位的累加器 A、B;桶型移位寄存器（Barrel Shifter;乘法器/加法器单元（Multiplier/Adder;比较、选择和存储单元（CSSU;旨数编码器（EXP Enco

13、der; CPU 犬态和控制寄存器（ST0、ST1 和 PMST;寻址单元（Addressing Unit。2.3.1 算术逻辑运算单元使用算术逻辑单元 （ALU 和两个累加器 （A、 B 能够完成二进制的补码运算,同 时,ALU还能够完成布尔运算。算术逻辑单元的输入操作数可以来自： 16 位的立即数；数据存储器中的 16 位字;暂存器 T 中的 16 位字；数据存储器中读出的 2 个 16 位字；累加器 A 或 B 中的 40 位数；移位寄存器的输出。2.3.2 累加器累加器 A 和 B 可作为 ALU 和乘法器/加法器单元的目的寄存器，累加器也能输 出数据到 ALU 或乘法器/加法器中。累

14、加器可分为三部分：保护位、高位字和低位 字。累加器 A 和 B 的示意图如图 2-3 和图 2-4 所示。图 2-3 累加器 AAG3932AH 3116AL 150保护位高位字低位字图 2-4 累加器 BBG3932BH 3116BL 150保护位高位字低位字保护位用于保存计算时产生的多余高位，防止在迭代运算中产生溢出，例如自相 关运算。AG、AH、AL、BG、BH 和 BL 都是存储器映像寄存器（在存储空间中占有地 址,由特定的指令将其内容放到 16 位数据存储器中，并从数据存储器中读出或写入 32 位累加器值。233 桶形移位器桶形移位器能把输入的数据进行 031 位的左移和 015 位

15、的右移。40 位桶形 移位器的输入来自数据总线 DB 的 16 位输入数据、DB 和 CB 的 32 位输入数据及 任意一个40 位累加器，并输出到 ALU,经过 MSW/LSW（最高有效字/最低有效字写选 择单元至EB 总线。它所移的位数就是指令中的移位数。移位数都是用二进制补码 表示,正值表示左移，负值表示右移。移位数可由立即数、状态寄存器ST1 中的累加器移位方式（ASM 字段和被指定为移位数值寄存器的暂存器 T 来决定。桶形移位器可以执行以下定标操作：在执行 ALU 操作前预定好一个数据存储器操作数或累加器内容；寸累加器的值进行算术或逻辑移位；归一化累加器；在保存累加器到数据存储器之前

16、定标累加器。2.3.4 乘累加器单元TMS320C54X CPU 的乘累加器单元能够在一个周期内完成一次 17*17 bit 的乘 法和一次 40 位的加法。乘法器和 ALU 并行工作可在一个单指令周期内完成一次乘累加（MAC 运算。该 单元能够快速高效地完成如卷积、相关和滤波等运算。乘法器/加法器单元由17X17 bit 的硬件乘法器、40 位专用加法器、符号位控制逻辑、小数控制逻辑、0 检测器、溢出/饱和逻辑和 16 位的暂存器(T 等部分组成，可支持有/无符号的整数、小数乘法运算，并可对结果进行舍 入处理。乘累加器单元的一个输入操作数来自T 寄存器、数据存储器或累加器 A(3116位;另

17、一个则来自于程序存储器、数据存储器、累加器A(3116 位或立即数。乘法器的输出加到加法器的输入端，累加器 A 或 B 则是加法器的另一个输入端，最后结果 送往目的累加器 A 或 B。2.3.5 比较选择存储单元通信领域常常用到维持比(Viterbi 算法,该算法需要完成大量的加法/比较/选择 (ACS运算。CSSU 单元支持各种 Viterbi 算法，其中加法由 ALU 单元完成，只要将 ST1 中的C16 置 1,所有的双字指令都会变成双 16 位算术运算指令，这样 ALU 就可 以在一个机器周期内完成两个 16 位数的加/减法运算，其结果分别存放在累加器的高 16 位和低 16 位中。C

18、SSU 可以最大限度地完成累加器高字与低字的比较操作，即选择累加器中较大的字，并存储在数据存储器中，且不改变状态寄存器 ST0 中的测试/控 制位 TC 字段和状态转移寄存器 TRN 的值。CSSU 利用优化的片内硬件加速 Viterbi 的蝶形运算。2.3.6 指数编码器指数编码器是一个专用硬件，它支持单周期指令 EXP。它可以求出累加器中的 指数值，并以二进制补码形式存放于 T 中。用 EXP 和 NORM 指令可以对累加器中 的内容归一化，完成定点数和浮点数之间的转换。2.3.7 CPU 状态控制寄存器1状态寄存器(ST0 和 ST1使用置位指令 SSBX 和复位指令 RSBX 可以单独

19、设置和清除状态寄存器的各 位。例如：SSBX SXM;符号扩展 SXM=1RSBX SXM;禁止符号扩展 SXM=0APR、DP 和 ASM 字段可以通过 LD 指令装载一个短立即数，ASM 和 DP 也可 以通过 LD 指令由数据存储器装载。ST0 的结构如图 2-5 所示，含义见表 2-3。图 2-5 ST0 寄存器结构ARP TC C OVA OVBDP 15131*表 2-3 ST0 寄存器图 2-6 ST1 寄存器结构 BRAF 15CPL 14XF 13HM 12INTM 11010OVM 9SXM8C167FRCT 6CMPT 5ASM4 0表 2-4 ST1 寄存器一命芬第2心

20、R5珀QCM貝的CPU结构和存誌器配置討符穹扩黑方式葺Tt*CU-顶 M 徑吃农帯曳算法肓式Cl=儿 MJ 处亍代 1#屢方式 c;e=i.乩卩妙 7 钗 w 忖运算卞式FRZT*小尅齐式整。当 FECT 夺|时、乖雜括輛出阮芋 1 宦 U 治举多亲乜，療正方或必 CMFT-O- T 底權刘址科中右修正 JU4 ARTJJI 0; CMPL b 在何撰寻址方比帕 AKP 的僅可臥楼改ASM-忆芒非初式停 j 伶匕二清刚射 FITVT 力曰-汀怕构忡疋2.处理器工作方式状态寄存器（PMSTPMST 可由存储器映像寄存器指令装载，如 STM。图 2-7 是 PMST 寄存器的结 构图。PMST 各

21、位的含义列于表 2-5 中。图 2-7 PMST 寄存器结构IPTR 157MP/MC 60VLY 5AVIS 4DR0M 3CLK0FF 2SMUL +1SST +0 注:+表示仅 LP 器件有此位，其他器件为保留位。表 2-5 PMST 寄存器2.3.8 寻址单元TMS320C54X 有两个地址发生器：PAGEN （Program Address Generation Logi （和 DAGEN （Data Address GenerationLogic。PAGEN 包括程序计数器 PC、IPTR、块循环寄存器（RC、BRC、RSA 和 REA,这些寄存器可支持程序存储器寻址。DAGEN

22、包括循环缓冲区大小寄存器 BK、DP、堆栈指针寄存器 SP、8 个辅助寄存器（AR0AR7 和 2 个辅助寄存器算术 单元（ARAU0 和ARAU1。 8个辅助寄存器和 2个辅助寄存器算术单元一道可进行 16位无符号数算术运算，支持间接寻址模块,AR0AR7 由 ST0 中的 ARP 来指定。2.4 TMS320C54X 存储器和 I/O 空间DSP 扩展存储器主要分为两类:ROM 和 RAM。ROM 包括 EPROM、EEPROM、Flash Memroy 等。这一类存储器主要用于存储用户程序和系统常数表,一般映像在程序存储空间。RAM 主要指静态 RAM（SRAM。本章主要讨论片内存 储器

23、，而片外扩展存储器将在第 8 章中详细介绍。所有 TMS320C54X 芯片内都包含随机存储器（RAM 和只读存储器（ROM。在芯 片中有两类 RAM:双寻址 RAM（DARAM 和单寻址 RAM（SARAM,分别也可称为双 口 RAM和单口 RAM。DARAM 每个机器周期可被访问两次。 TMS320C54X 因具 体器件不同，片内存储器的类型或容量也有些差异。表 2-6 列出了几种常用的 TMS320C54X 器件的存储器容量。TMS320C54X 有 26 个 CPU 寄存器和片内外设寄存器被映像在数据存储空间,各类 TMS320C54X 存储器的特征及组织和使用不同的片内存储器块将在下

24、面详细 介绍。表 2-6 TMS320C54X 内部存储器容量2.4.1 存储器空间TMS320C54X 采用改进的哈佛结构。存储空间由三个独立可选的存储空间组成 这三个独立可选的存储空间包括 64 K 字的程序存储空间、64 K 字的数据存储空间 和 64 K字的 I/O 空间。片内或片外的 ROM 和 RAM、外部的 EPROM 和 EEPROM 以及芯片中的存储器映像寄存器包括在这三个空间中。在 TMS320C54X 中,片内存储器有 DARAM、SARAM 和 ROM 三种类型。它们 通常配置在数据存储空间，但也可以配置在程序存储空间。片内 ROM 则一般配置在 程序存储空间，但一部分 ROM 也可以配置到数据存储空间中。TMS320C54X 的工作方式状态寄存器 PMST 提供了三个控制位：MP/、OVLY 和DROM,用于在存储空间中配置片内存储器。使用这三个控制位可以设置片内存储 器是否配置到存储空间，并指定片内存储器是配置到程