高速时钟线的处理

1、2时钟线的处理2.1）建议先走时钟线。1.1） 2）频率大于等于66M的时钟线，每条过孔数不要超过 2个，平均不得超过1.5 个。2.3） 频率小于66M的时钟线，每条过孔数不要超过 3个，平均不得超过2.5个2.4） 长度超过12inch的时钟线，如果频率大于20M过孔数不得超过2个。2.5） 如果时钟线有过孔，在过孔的相邻位置，在第二层（地层）和第三层（电源 层）之间加一个旁路电容、如图2.5-1所示，以确保时钟线换层后，参考层（相 邻层）的高频电流的回路连续。旁路电容所在的电源层必须是过孔穿过的电源层， 并尽可能地靠近过孔，旁路电容与过孔的间距最大不超过300MIL。图2.5-1过孔处的

2、旁路电容2.6） 所有时钟线原则上不可以穿岛。下面列举了穿岛的四种情形。2.6.1） 跨岛出现在电源岛与电源岛之间。此时时钟线在第四层的背面走线，第 三层（电源层）有两个电源岛，且第四层的走线必须跨过这两个岛，如图 2.6-1 所小。2.6.2） 跨岛出现在电源岛与地岛之间。此时时钟线在第四层的背面走线，第三 层（电源层）的一个电源岛中间有一块地岛，且第四层的走线必须跨过这两个岛。 如图2.6-2所示。2.6.3） 跨岛出现在地岛与地层之间。此时时钟线在第一层走线，第二层 （地层） 的中间有一块地岛，且第一层的走线必须跨过地岛，相当于地线被中断。如图2. 6-3所示。2.6.4） 时钟线下面没

3、有铺铜。若条件限制实在做不到不穿岛，保证频率大于等 于66M的时钟线不穿岛，频率小于66M的时钟线若穿岛，必须加一个去耦电容形 成镜像通路。以图6.1为例，在两个电源岛之间并靠近跨岛的时钟线，放置一个0.1UF的电容。2.7） 当面临两个过孔和一次穿岛的取舍时，选一次穿岛。2.8） 时钟线要远离I/O 一侧板边500MIL以上，并且不要和I/O线并行走，若实 在做不到，时钟线与I/O 口线间距要大于50MIL。2.9） 时钟线走在第四层时，时钟线的参考层（电源平面）应尽量为时钟供电的那 个电源面上，以其他电源面为参考的时钟越少越好，另外，频率大于等于 66M 的时钟线参考电源面必须为3.3V电

4、源平面。2.10） 时钟线打线时线间距要大于 25MIL。2.11） 时钟线打线时进去的线和出去的线应该尽量远。尽量避免类似图 A和图C 所示的打线方式，采用类似图B和图D的打线方式，若时钟线需换层，避免采用 图E的打线方式，采用图F的打线方式。2.12） 时钟线连接BGA?器件时，若时钟线换层，尽量避免采用图G的走线形式， 过孔不要在BGAT面走，最好采用图H的走线形式。2.13） 注意各个时钟信号，不要忽略任何一个时钟，包括AUDIO CODEC AC_BITCLK尤其注意的是FS3-FS0,虽然说从名称上看不是时钟，但实际上跑的是时 钟，要加以注意。2.14） Clock Chip上拉下

5、拉电阻尽量靠近 Clock Chip 。36、对于全数字信号的PCB ,板上有一个 80MHz的钟源。除了采用丝网(接地)外，为了保证有足够的驱动能力，还应该采用什么样的电路进行保护？确保时钟的驱动能力， 不应该通过保护实现，一般采用时钟驱动芯片。一般担心时钟驱动能力，是因为多个时钟负载造成。采用时钟驱动芯片，将一个时钟信号变成几个，采用点到点的连接。选择驱动芯片，除了保证与负载基本匹配，信号沿满足要求(一般时钟为沿有效信号)，在计算系统时序时，要算上时钟在驱动芯片内时延。1.在实际设计中建议使用实体地和电源层，避免电源和地被分割，这种分割可能导致复杂的电流环路。电 流环路越大辐射也越大，所以

6、必须避免任何信号尤其是时钟信号在分割地上布线。2.将时钟驱动器布局在电路板中心位置而不是电路板外围。将时钟驱动器放置在电路板外围会增加磁偶极矩(magneticdipole moment)。3.为了进一步降低顶层时钟信号线的EMI,最好是在时钟线两侧并行布上地线。当然，更好将时钟信号布在地层与电源层之间的内部信号层上。4.时钟信号使用4mil到8mil的布线宽度，由于窄的信号线更容易增加高频信号衰减，并降低信号线之间的电容性耦合。5.由于直角布线会增加布线电容并增加阻抗的不连续性，从而导致信号劣化，所以应该尽量避免直角布线和T型布线。6.尽量满足阻抗匹配。绝大多数情况下，阻抗不匹配会引起反射，

7、而且信号完整性也主要取决于阻抗 匹配。7.时钟信号布线不能并行走得太长，否则会产生串扰从而导致EMI增大。(13)时钟、总线、片选信号要远离I/O线和接插件时钟电路之EMCS计时钟电路在数字电路中占有重要地位，同时时钟电路也是产生电磁辐射的主要来 源。一个具有2ns上升沿的时钟信号辐射能量的带宽可达 160MHz其可能辐射 带宽可达十倍频，即1.6GHz。因此，设计好时钟电路是保证达到整机辐射指标 的关键。时钟电路设计主要的问题有如下几个方面。(1)阻抗控制：计算各种由印制板线条构成的微带线和微带波导的波阻抗、相移常数、衰减常数等等。许多设计手册都可以查到一些典型结构的波阻抗和衰减 常数。特殊

8、结构的微带线和微带波导的参数需要用计算电磁学的方法求解。（2）传输延迟和阻抗匹配：由印制线条的相移常数计算时钟脉冲受到的延迟， 当延迟达到一定数值时，就要进行阻抗匹配以免发生终端反射使时钟信号抖动或 发生过冲。阻抗匹配方法有串联电阻、并联电阻、戴维南网络、RC网络、二极管阵等。（3）印制线条上接入较多容性负载的影响： 接在印制线条上的容性负载对线条 的波阻抗有较大的影响。特别是对总线结构的电路容性负载的影响往往是要考虑 的关键因素。表达传输线可以采用三种方式：a、用传输波阻抗（Z0）和传输时延（td）两个参数描述传输线。b、用传输波阻抗和（与波长有关的）规一化长度描述传输线。c、用单位长度的电

9、感、电容和印制线的物理长度来描述传输线。在印制板设计中经常采用第一种方式描述由印制线条构成的传输线。 此时，传输 时延的大小决定了印制线条是否需要采取阻抗控制的措施； 当线条上有很多电容 性负载时，线条的传输时延将会增大，与原来的传输时延有如下的关系， 为不考 虑容性负载时的线条传输时延，C0为不考虑容性负载时的线条分布电容，lm为 无匹配的最大印制线条长度。还有许多其它时钟电路设计问题，如时钟区与其它 功能区的隔离，同层板中时钟线条屏蔽等问题。时钟电路电磁兼容设计技巧(A)首先要进行恰当的布线，布线层应安排与整块金属平面相邻。 这样的安排 是为了产生通量对消作用。(B)其次，时钟电路和高频电

10、路是主要的干扰和辐射源一定要单独安排、远离敏感电路。(C)选择恰当的器件是设计成功的重要因素， 特别在选择逻辑器件时，尽量选 上升时间比五纳秒长的器件，决不要选比电路要求时序快的逻辑器件。 EDA中国 门户网站-qS!lW,G(D)层间跳线应当最小图3和图4的情况分别说明两种情况，图3表示的是好的和比较好的时钟布线的层间跳线安排。图4的情形是不允许的情形。图3:比较好的时钟布线的层间跳线安排图4:不允许的时钟布线的层问跳线安排(E)时钟布线的转接安排时钟布线经连接器输出时，连接器上的插针要在时钟线插针周围布满接地插针, 如图5所示。图5:时钟线插针在连接器上的安排（F）时钟输出布线时不要采用向

11、多个部件直接串行地连接称为菊花式连接；而应该经缓存器分别向其它多个部件直接提供时钟信号。逻辑电路的使用对在线路设计中所使用的逻辑集成电路的建议是：?凡是能不用高速逻辑电路的地方就不要用高速逻辑电路。G0在意在IC近端的电源和地之间加旁路去耦电容（一般为 104）。s0?注意长线传输过程中的波形畸变。?用R- S触发器作设备控制按钮与设备电子线路之间配合的缓冲。隔离敏感信号有些敏感信号（如高频时钟）对噪声干扰特别敏感，对它们要采取高等级隔离措施。高频时钟 （20MH以上的 时钟，或翻转时间小于 5ns的时钟）必须有地线护送，时钟线宽至少 10mil ,护送地线线宽至少 20mil ,高 频信号线

12、的保护地线两端必须由过孔与地层良好接触，而且每5cm打过孔与地层连接；时钟发送侧必须串 接一个22Q220Q的阻尼电阻。可避免由这些线带来的信号噪声所产生的干扰。时钟晶体振荡器的外壳最1.高速信号线、时钟线采用走线屏蔽规则。把高速的时钟线用地线包住。适用范围：在两层或者四层板上， 由于PCB的板层的限制导致高速时钟的回流路径不良，在这种情况下使用该条屏蔽规则会取得比较好的效果。随着信号上升沿时间的减小，信号频率的提高，电子产品的EMI问题，也来越受到电子工程师的关注。高速PCB设计的成功，对EMI的贡献越来越受到重视，几乎 60%的EMI问题 可以通过高速PCB来控制解决。规则一：高速信号走线

13、屏蔽规则如上图所示：在高速的PCB设计中，时钟等关键的高速信号线，走需要进行屏蔽处理，如果没有屏蔽或只屏蔽了部分，都是会造成 EMI的泄漏。建议屏蔽线，每1000mil ,打孔接地。规则二：高速信号的走线闭环规则由于PCB板的密度越来越高，很多 PCB LAYOUT工程师在走线的过程中，很 容易出现这种失误，如下图所示：时钟信号等高速信号网络，在多层的 PCB走线的时候产生了闭环的结果，这样 的闭环结果将产生环形天线，增加 EMI的辐射强度。规则三：高速信号的走线开环规则规则二提到高速信号的闭环会造成 EMI辐射，同样的开环同样会造成EMI辐射, 如下图所示：时钟信号等高速信号网络，在多层的

14、PCB走线的时候产生了开环的结果，这样 的开环结果将产生线形天线，增加 EMI的辐射强度。在设计中我们也要避免。规则四：高速信号的特性阻抗连续规则高速信号，在层与层之间切换的时候必须保证特性阻抗的连续，否则会增加EMI的辐射，如下图：也就是：同层的布线的宽度必须连续，不同层的走线阻抗必须连续规则五：高速PCB设计的布线方向规则相邻两层间的走线必须遵循垂直走线的原则，否则会造成线间的串扰，增加 EMI辐射，如下图：相邻的布线层遵循横平竖垂的布线方向，垂直的布线可以抑制线间的申扰。规则六：高速PCB设计中的拓扑结构规则在高速PCB设计中有两个最为重要的内容，就是线路板特性阻抗的控制和多负 载情况下的拓扑结构的设计。在高速的情况下，可以说拓扑结构的是否合理直接 决定，产品的成功还是失败。如上图所示，就是我们经常用到的菊花链式拓扑结构。这种拓扑结构一般用于几Mhz的情况下为益。高速的拓扑结构我们建议使用后端的星形对称结构。规则七：走线长度的谐振规则检查信号线的长度和信号的频率是否构成谐振，即 当布线长