集成工艺版图设计重点总结

1、1. 描述集成电路工艺技术水平的五个技术指标及其物理含义集成度(Integration Level)：以一个IC芯片所包含的元件(晶体管或门/数)来衡量，（包括有源和无源元件）。特征尺寸 (Feature Size) /（Critical Dimension）：特征尺寸定义为器件中最小线条宽度(对MOS器件而言，通常指器件栅电极所决定的沟道几何长度)，也可定义为最小线条宽度与线条间距之和的一半。晶片直径(Wafer Diameter)：当前的主流晶圆的尺寸为12吋(300mm)，正在向18吋(450mm)晶圆迈进。芯片面积(Chip Area)：随着集成度的提高，每芯片所包含的晶体管数不断增多

2、，平均芯片面积也随之增大。封装（Package）：指把硅片上的电路管脚，用导线接引到外部接头处，以便于其它器件连接。封装形式是指安装半导体集成电路芯片用的外壳。2. 简述集成电路发展的摩尔定律及其你的理解。 集成电路芯片的集成度每三年提高4倍，而加工特征尺寸缩小 倍，这就是摩尔定律。当价格不变时，集成电路上可容纳的晶体管数目，约每隔18个月便会增加一倍，性能也将提升一倍3. 集成电路常用的材料有哪些？集成电路中常用的材料有三类：半导体材料，如Si、Ge、GaAs 以及InP 等；绝缘体材料，如SiO2、SiON 和Si3N4 等；金属材料，如铝、金、钨以

3、及铜等。4. 什么是特征尺寸CD？最小特征尺寸，称为关键尺寸（Ctical Dimension,CD）CD常用于衡量工艺难易的标志。5. 半导体产业发展方向?特征尺寸越来越小，集成度越来越高：22nmn 晶圆尺寸越来越大：12英寸n 晶体管数目、I/O管脚、布线层数越来越多n 电源电压越来越低 时钟频率越来越高6. 解释一些英文缩写词IC(Integrated Circuit)集成电路,VLSI（Very-Large-Scale Integration）超大规模集成电路ULSI（Ultra-Large-Scale Integration）特大规模集成电路CD（Ctical Dimension,

4、CD）关键尺寸RIE（Reactive Ion Etching）反应离子刻蚀ICP( Inductively-Coupled Plasma) 电感耦合等离子刻蚀ERC（ Electrical Rules Check ）电气规则检查DRC （design rule check）设计规则检查EXT（版图提取程序）Wafer 晶圆关键尺寸 active region 有源区Anneal退火 active component有源器件 deposition淀积 Oxidation氧化  diffusion 扩散 polish

5、 抛光dopant concentration掺杂浓度 epitaxial layer 外延层 ion implant 离子注入 magnetron sputtering 磁控溅射 silicon on insulator绝缘体上硅（SOI） chemical vapor deposition (CVD) 化学气相淀积 plasma enhanced CVD(PECVD) 等离子体增强CVD

6、60;atmospheric pressure CVD (APCVD) 常压化学气相淀积 BiCMOS双极CMOS  BPSG 硼磷硅玻璃 channel length沟道长度  chemical mechanical planarization (CMP)化学机械平坦化 dry/wet etch 干/湿法刻蚀etch rate 刻蚀速率 gate oxide 栅氧化硅  IC  rel

7、iability 集成电路可靠性RF sputtering 射频溅射7. 集成电路工艺（integrated circuit technique ）概念是把电路所需要的晶体管、二极管、电阻器和电容器等元件用一定工艺方式制作在一小块硅片、玻璃或陶瓷衬底上，再用适当的工艺进行互连，然后封装在一个管壳内，使整个电路的体积大大缩小，引出线和焊接点的数目也大为减少。集成的设想出现在50年代末和60年代初，是采用硅平面技术和薄膜与厚膜技术来实现的。电子集成技术按工艺方法分为以硅平面工艺为基础的单片集成电路、以薄膜技术为基础的薄膜集成电路和以丝网印刷技术为基础的厚膜集成电路。8

8、. IC 制造的个步骤：硅片制备：包括晶体生长、滚圆、切片及抛光 芯片制造：包括清洗、成膜、光刻、刻蚀及掺杂 硅片测试/拣选：探测、测试及拣选每个芯片装配与封装：沿着划片线将硅片切割成芯片；压焊和封装终测：确保集成电路通过电学和环境测试9. 集成电路工艺划分前工序：（1） 图形转换技术：主要包括光刻、刻蚀等技术（2） 薄膜制备技术：主要包括外延、氧化、化学气相淀积、物理气相淀积（如溅射、蒸发）（3） 掺杂技术：主要包括扩散和离子注入等技术后工序：划片、封装、测试、老化、筛选10. 集成电路按工艺方法分为:双极性工艺、CMOS工艺、BICMOS工艺11. 简述晶圆制备的九个工艺步骤12

9、. 比较硅单晶锭CZ、MCZ和FZ三种生长方法的优缺点（1） 直拉法（CZ）优点：所生长单晶的直径较大成本相对较低; 电阻率径向均匀性易于控制缺点：石英坩埚内壁被熔硅侵蚀及石墨保温加热元件的影响，易引入氧碳杂质，不易生长高电阻率单晶（含氧量通常10- 40ppm)(2) 磁控直拉技术（MCZ）优点：减少温度波动； 减轻熔硅与坩埚作用； 使扩散层厚度增大，降低了缺陷密度，氧的含量，提高了电阻分布的均匀性。 (3) 悬浮区熔法（float-zone，FZ法）优点：可重复生长、提纯单晶，单晶纯度较CZ法高； 无需坩埚、石墨托，污染少； FZ单晶：高纯、高阻、低氧、低碳；缺点:单晶直径不及CZ法13.

10、 SiO2在IC中的用途有哪些？（1） 在MOS电路中作为MOS器件的绝缘栅介质，器件的组成部分（2） 扩散时的掩蔽层，离子注入的（有时与光刻胶Si3N4层一起使 用）阻挡层（3） 作为各个有源区的隔离截止材料（4） 作为电容器的绝缘介质材料（5） 作为多层金属互连层之间的介质材料（6） 作为对器件和电路进行钝化的钝化层材料14. 硅器件为避免芯片沾污，可否最后热氧化一层SiO2作为保护膜？为什么？15. SiO2作为保护膜时为什么需要采用低温工艺?目前低温SiO2工艺有哪些方法?它们降低制备温度的原理是什么？16. 硅的热氧化动力学模型：DealGrove模型（线性抛物线模型）17. 画出热

11、氧化过程中，杂质在Si-SiO2界面的分凝现象图。18. 掺氯氧化对提高氧化层质量的作用（1）钝化可动离子，尤其是钠离子 （2）增加氧化层下硅的少子寿命 （3）减少SiO2缺陷，提高抗击穿能力 （4）降低界面态密度和表面固定电荷密度 （5）减小氧化层下的硅中由于氧化导致的堆积层错 19. SiO2中杂质有哪些类型？20. 描述干氧、水汽氧化、湿氧过程，说明各自特点。干氧氧化（Dry oxidation)Si(s) + O2(g) SiO2(s)湿氧（Wet）/水汽氧化（Steam oxidation）Si(s) + 2H2O(g) SiO2(s) + 2H2(g)21. 影响氧化速率的因素主要

12、有哪些？温度、压强、晶向、掺杂、掺氯22. 热生长SiO2时，线性速率常数B/A和抛物线速率参数B与氧化分压、硅衬底晶向、掺杂类型和浓度、掺氯的关系？温度:温度越高，氧化速率越快压强: 对于H2O氧化，氧化硅生长速率正比于PG，而O2的氧化无法完全用线性关系描述。晶向：化学反应速率常数ks与晶向有关 线性速率常数B/A与晶向有关，适当温度下: (111)晶向为(100)的1.68倍 (110)晶向为(100)的1.45倍。抛物线速率常数B与晶向无关。注意：在高温长时间热氧化时，抛物线速率常数B占主要，此时化学反应速率与晶向没有太大关系掺杂：n掺杂 分凝过程中，仅少量磷进入SiO2，更多集中在硅

13、表面的硅中 氧化速率取决于硅表面的掺杂浓度： 抛物型速率常数影响不明显 线性速率常数显著增加P+掺杂: 硼在二氧化硅中：慢扩散，分凝系数小于1分凝过程中，大量硼进入SiO2，使其非桥键氧增多，降低结构强度，氧化剂在SiO2中的扩散能力增强。 抛物线型速率常数明显增大 线性速率常数无明显影响 掺氯：掺氯能增大B/A和B 23. 2D热氧化现象及原因Ø 原因：由于受到转角处对于热氧化时体积膨胀的限制，2D热氧化不同于平面的热氧化（r越小，低温越低氧化滞后更严重）现象：ü 氧化硅在凸角和凹角处均比平坦处薄ü 凹角比凸角影响更大24. 何谓掺杂？将一定数量和一定种类的杂质

14、掺入硅中，并获得精确的杂质分布形状（doping profile）。25. 掺杂工艺一般分为哪两步？预淀积、退火26. 热扩散机制有哪些？ （1）扩散的微观机制(a) 间隙式扩散（interstitial）(b) 替位式扩散（substitutional）（2）扩散的宏观机制（diffusion from a macroscopic viewpoint）扩散动力学：扩散是微观粒子作无规则热运动的统计结果，这种运动总是由粒子浓度较高的地方向浓度低的地方进行，而使得粒子的分布逐渐趋于均匀。扩散的原始驱动力是体系能量最小化。27. 扩散源有哪些存在形态？（1）恒定表面源：表面杂质浓度恒定为Cs（2）

15、有限源扩散：杂质总量恒定为QT28. 结深的定义xj : 当 x = xj 处Cx（扩散杂质浓度）= CB（本体浓度） 29. 两步扩散第一步 为恒定表面浓度的扩散（Pre-deposition）（称为预沉积或预扩散）控制掺入的杂质总量第二步 为有限源的扩散（Drive-in），往往同时氧化（称为主扩散或再分布）控制扩散深度和表面浓度 30. 如何判断对费克定律用何种解析解：31. 什么是离子注入离子注入：将具有很高能量的杂质离子射入半导体衬底中的掺杂技术，掺杂深度由注入杂质离子的能量和质量决定，掺杂浓度由注入杂质离子的数目(剂量)决定 32. 与扩散源相比，离子注入有哪些优点？（1）掺杂的均

16、匀性好（2）温度低：小于600（3）可以精确控制杂质分布（4）可以注入各种各样的元素（5）横向扩展比扩散要小得多。（6）可以对化合物半导体进行掺杂33. 离子注入后为何退火？注入离子所造成的晶格损伤，对材料的电学性能将产生重要的影响。例如：（1）由于散射中心的增多，使载流子迁移率下降，缺陷中心的增加，是非平衡载流子的寿命减少，P-N结的漏电流也因此增大。（2）杂质原子大多在晶格间隙位置，起不到施主或者受主的作用，即杂质原子失活（3）注入区的晶格结构受到破坏。34. LSS理论:核阻止本领与电子阻止本领i. 核阻止本领在低能量下起主要作用（注入分布的尾端）ii. 电子阻止本领在高能量下起主要作用

17、35. 离子注入的杂质分布及退火后的杂质分布离子注入的杂质分布：在忽略横向离散效应和一级近似下，注入离子在靶内的纵向浓度分布可近似取高斯函数形式退火后的杂质分布：一个高斯分布在退火后仍然是高斯分布，其标准偏差和峰值浓度发生改变。36. 损伤退火的作用及注意事项n 恢复晶格去除由注入造成的损伤，让硅晶格恢复其原有完美晶体结构n 激活杂质让杂质进入电活性（electrically active） 位置替位位置。n 电性能还原恢复载流子迁移率和少子寿命37. 什么是沟道效应？如何降低沟道效应沟道效应：当离子沿晶轴方向注入时，大部分离子将沿沟道运动，几乎不会受到原子核的散射，方向基本不变，可以走得很远

18、降低沟道效应的措施：v 对大的离子，沿沟道轴向(110)偏离710ov 用Si，Ge，F，Ar等离子注入使表面预非晶化，形成非晶层（Pre-amorphization）v 增加注入剂量（晶格损失增加，非晶层形成，沟道离子减少）v 表面用SiO2层掩膜38. 磷（P）、砷（As）N型硅39. 硼（B）P型硅40. 列举3种以上淀积薄膜的主要技术化学气相淀积CVD、化学气相淀积PVD、旋涂Spin-on镀/电镀electroless plating/electroplating41. 质量输运限制CVD和反应速度限制CVD工艺的区别42. 选择性外延Selective epitaxial grow

19、th (SEG)和非选择性外延Non-selective epitaxial growth (NSEG)43. LPCVD：降低气压的作用：44. 比较APCVD、LPCVD和PECVD三种方法的主要异同和主要优缺点？45. 如果一个工艺过程依靠对硅片的离子轰击，应会将硅片置于连接腔壁的接地电极上还是与腔壁隔离的电极上?   46. 采用LPCVD TEOS淀积的是什么膜？这层膜的优点是什么？能否淀积在金属铝上？若要在Al上生长氧化硅，可以采用什么工艺？47. CVD生长几种主要薄膜工艺48. 等离子体是如何产生的？PECVD是如何利用等离子体的？

20、60;49. 与蒸发Evaporation相比，溅射的优点？50. 溅射Sputtering概念与分类：概念：利用高能粒子（通常是由电场加速的正离子如Ar+）撞击固体表面，使表面离子（原子或分子）逸出的现象分类：（1）直流（DC）溅射（2）射频溅射 （可溅射介质）（3）反应溅射（4）磁控溅射（5）准直溅射 51. SiO2的制备方法热氧化法干氧氧化、水蒸气氧化、湿氧氧化、氢氧合成氧化干氧湿氧干氧（简称干湿干）氧化法 化学气相淀积法(Chemical Vapor Deposition) 通过气态物质的化学反应在衬底上淀积一层薄膜材料的过程CVD技术特点：具有淀积温度低、薄膜成分和厚度易于控制、均

21、匀性和重复性好、台阶覆盖优良、适用范围广、设备简单等一系列优点CVD方法几乎可以淀积集成电路工艺中所需要的各种薄膜，例如掺杂或不掺杂的SiO2、多晶硅、非晶硅、氮化硅、金属(钨、钼)等热分解淀积法 溅射法52. 什么是图形转移技术光刻刻蚀53. IC工艺对光刻的要求有哪些？（光刻五大基本要求）高分辨率、高灵敏度、精密的套刻对准、大尺寸硅片上的加工、低缺陷54. 硅片曝光模式有哪三种？接触式、接近式、投影式55. 解释正性光刻和负性光刻的区别？正性光刻:使用正胶时，由于正胶在感光区域在显影时被溶解，而没有感光的区域在显影时不溶解，所形成的图形是掩模板图形的正映像。负性光刻: 使用负胶时，由于正胶

22、在感光区域在显影时不被溶解，而没有感光的区域在显影时被溶解，所形成的是掩模板图形的负性图形。56. 接触式光刻、接近式光刻及投影式光刻的优缺点接触式光刻：分辨率较高，但是容易造成掩模版和光刻胶膜的损伤。采用接触式光刻很难得到没有缺陷的超大规模集成电路芯片,所以接触式光刻技术一般只适用于中小规模集成电路。接近式曝光：在硅片和掩膜版之间有一个很小的间隙（1025um），可以大大减小掩膜版的损伤。分辨率较低，一般在24微米之间,因此接近式光刻机只能装配在特征尺寸较大的集成电路生产线中.投影式曝光：利用透镜或反射镜将掩膜版上的图形投影到衬底上的曝光方法，目前用的最多的曝光方式57. 光刻三要素：光刻胶

23、、掩膜版和光刻机58. 光刻胶的作用: 对于入射光子有化学变化，通过显影，从而实现图形转移。59. 正胶和负胶的区别：正胶：正胶的感光区域在显影时可以被溶解掉，没有感光的区域在显影时不溶解，因此所形成的光刻胶图形是掩模板图形的正映像。在超大规模集成电路工艺中，一般只采用正胶优点：分辨率高负胶：负胶的感光区域在显影时不被溶解掉，没有感光的区域在显影时被溶解，因此所形成的光刻胶图形是掩模板的正映像。适用于加工线宽大于等于3um的线条优点：（1）对衬底表面粘附性好（2）抗刻蚀能力强（3）曝光时间短，产量高(4)工艺宽容度较高 （显影液稀释度、温度等）(5)价格较低 （约正胶的三分之一）缺点：分辨率差

24、，适用于加工线宽大于等于3um的线条60. 列出光刻的8个步骤，并对每一步做出简要解释前烘和前处理，匀胶，匀胶后烘，曝光，曝光后烘，显影， 显影后烘，检查61. 描述曝光波长和图像分辨率之间的关系   （NA=数值孔径：收集衍射光的能力提高分辨率：NA­，l¯，k1¯ ）62. 光学光刻中影响图像质量的两个重要参数是什么？灵敏度与分辨率63. 提高分辨率的方法有哪些？1、 Using light source with shorter l2、 Increasing resolution: Reducing factor k11） 相移掩模技术

25、PSM (phase shift mask)2） 光学光刻分辨率增强技术(RET) 3） 离轴照明技术 OAI (off-axis illumination)4） 光刻胶对比度改进 3、Increasing resolution: Numerical Aperture（NA） 64. 超细线条光刻技术极远、甚远紫外线(EUV)（very ultra violet lithography）（22-15nm）电子束光刻（Electron beam lithography） X射线（X ray lithography）离子束光刻（Ion beam lithography）65. 常见的光刻对准曝光设

26、备：歩进投影式光刻机、步进扫描光刻机66. 去胶溶液：溶剂去胶 （strip）：Piranha (H2SO4:H2O2)。n 正胶：丙酮 n 负胶：甲苯、二甲苯 67. 干法去胶（Ash)：氧化去胶 ： O2+胶®CO2­+H2O­ （450 °C）等离子去胶（Oxygen plasma ashing）： 高频电场 O2®电离OO O活性基与胶反应 CO2­， CO ­，H2O­。68. 刻蚀工艺有哪两种类型？简单描述各类刻蚀工艺湿法刻蚀化学溶液中进行反应腐蚀，选择性好 干法刻蚀气相化学腐蚀（选择性好）或物理腐蚀（

27、方向性好），或二者兼而有之 69. 什么是湿法刻蚀，干法刻蚀？各有什么优缺点？湿法刻蚀：利用液态化学试剂或溶液通过化学反应进行刻蚀的方法。湿法化学刻蚀在半导体工艺中有着广泛应用：磨片、抛光、清洗、腐蚀优点是选择性好、重复性好、生产效率高、设备简单、成本低缺点是钻蚀严重、对图形的控制性较差干法刻蚀：主要指利用低压放电产生的等离子体中的离子或游离基（处于激发态的分子、原子及各种原子基团等）与材料发生化学反应或通过轰击等物理作用而达到刻蚀的目的70. 刻蚀的两个关键问题？选择性方向性：各向同性/各向异性 71. 刻蚀方向性定义： （rlat-横向刻蚀速率 rvert纵向刻蚀速率）72. 刻蚀选择比定

28、义： (（r1-待刻材料的刻蚀速率r2-掩膜或下层材料的刻蚀速率）73. 干法刻蚀硅、二氧化硅、氮化硅、铝和光刻胶刻蚀分别使用什么化学气体？ 74. 硅的各向同性和各向异性湿法腐蚀分别采用什么腐蚀液?以（100）硅片为例，分别画出腐蚀后的剖面图。Si的湿法刻蚀：各向同性：Si采用HNO3和HF腐蚀（HNA）-酸性刻蚀各向异性：Si采用KOH腐蚀-碱性刻蚀Si + 2OH- + 4H2O ÞSi(OH)2+ + 2H2 + 4OH-各向异性腐蚀剖面图：75. 设计制备NMOSFET的工艺，并画出流程图76. 硅栅CMOS工艺版图和工艺的关系77. 隔离技术PN结隔离场区隔离绝

29、缘介质隔离沟槽隔离78. 埋层有什么作用？说明埋层与衬底掺杂类型、掺杂浓度之间的关系作用：（1）减小串联电阻（集成电路中的各个电极均从上表面引出，外延层电阻率较大且路径较长。（2）减小寄生pnp晶体管的影响。埋层的掺杂浓度要高于衬底、掺杂类型通常要相反。79. 简述P衬底N阱CMOS的工艺流程。（1）衬底准备 （2）氧化、光刻N-阱(nwell) （3）N-阱注入，N-阱推进,退火，清洁表面 （4） 长薄氧、长氮化硅、光刻场区(active反版) （5） 场区氧化（LOCOS）, 清洁表面 （6） 栅氧化,淀积多晶硅，多晶硅N+掺杂，反刻多晶 （polysiliconpoly)（7） P+ a

30、ctive注入（Pplus）（ 硅栅自对准） （8） N+ active注入（Nplus Pplus反版）（ 硅栅自对准）（9） 淀积BPSG，光刻接触孔(contact)，回流（10） 蒸镀金属1，反刻金属1（metal1)（11） 绝缘介质淀积，平整化，光刻通孔(via)（12） 蒸镀金属2，反刻金属2（metal2)（13） 钝化层淀积，平整化，光刻钝化窗孔(pad)80.N阱的作用是什么？在P衬底上制造N阱，从而用来制造PMOS管；作阱电阻；作为电容的一个极板。81.衬底电极如何向外引接？NMOS管和PMOS管的衬底电极都从上表面引出，由于P-Sub和N阱的参杂浓度都较低，为了避免整流接触，电极引出处必须有浓参杂区。82.NMOS和PMOS的源漏如何形成的？NMOS 是在P型衬底上，通过选择掺杂形成N型的掺杂区，作为NMOS的漏源区；PMOS 是在N型