VHDL语言多功能数字时钟

1、目录引言11 设计任务及设计要求11.1 设计任务11.2 设计要求12 设计总体思路22.1 各单元电路设计32.1.1 second 模块42.1.2 minute 模块42.1.3 hour 模块42.1.4 alert 模块42.1.5 seltime 模块52.1.6 DELED 模块52.2 总电路设计63 设计调试体会与总结63.1 设计调试63.1.1管脚锁定63.1.2各模块仿真波形图73.2 体会与总结93.2.1体会93.2.2总结93.3 改进意见104 实验箱调试现象11附录：VHDL 描述12SECOND 模块12MINUTE 模块13HOUR 模块14ALERT

2、模块15SELTIME 模块16DELED 模块17参考文献18多功能数字钟设计引言EDA 技术即电子设计自动化技术，它是以可编程逻辑器件（PLD）为载体， 以硬件描述语言（VHDL）为主要的描述方式，以 EDA 软件为主要的开发软件的电 子设计过程。它主要采用“自顶向下”的设计方法，设计流程主要包括：设计输 入、综合、仿真、适配、下载。EDA 课程设计（注：EDA 即电子设计自动化，Electronics Design Automation）是电子技术基础的一部分，随着可编程器件技术的发展，EDA 技术 已广泛用于电子系统设计开发中，EDA 技术已经成为电子信息类专业人员必须掌 握的一门技术

3、。EDA 课程设计是继模拟电子技术基础、数字电子技术基础、电子 技术基础课程后电气、电子灯专业综合性实验训练课程，重在培养学生对 VHDL 语言的理解、EDA 软件的使用和简单电子电路设计的思想，提高学生动手能力。 VHDL 是一种硬件描述语言，它可以对电子电路和系统的行为进行描述，结合相关的软件工具，可以得到所期望的实际电路与系统。使用 VHDL 语言描述的电路，可以进行综合和仿真。然而，值得注意的是， 尽管所有 VHDL 代码都是可仿真的，但并不是所有代码都能综合。1设计任务及设计要求1.1设计任务利用 QuartusII 软件设计一个数字钟，对设计电路进行功能仿真，并下载到 实验箱中，可

4、以完成 00:00:00 到 23:59:59 的计时功能，并在控制电路的作用下 具有保持、清零、快速校时、快速校分、整点报时等功能。1.2设计要求设计一个能进行时、分、秒计时的十二小时制或二十四小时制的数字钟，并 具有定时与闹钟功能，能在设定的时间发出闹铃音，能非常方便地对小时、分钟18和秒进行手动调节以校时间，每逢整点，产生报时音报时。系统框图如图 1 所示：图 1 多功能数字钟系统框图2设计总体思路此设计问题可分为主控电路、计数器模块和扫描显示三大部，主控电路中 各种特殊功能的实现设计问题的关键。用两个电平信号 A、B 进行模式选择，AB=00 为模式 0，系统为计时状态；AB=01 为

5、模式 1，系统为手动校时状态；AB=10 为模式 2，系统为闹钟设置状态。设置一个 turn 信号，当 turn=0 时，表示在手动校对时，选择调整分钟部分； 当 turn=1 时，表示在手动校对时，选择调整小时部分。设置一个 change 信号，在手动校时或闹钟设置模式下，每按一次，计数器 加 1。设置一个 reset 信号，当 reset=0 时，整个系统复位；当 reset=1 时，系统 进行计时或其他特殊功能操作。设置一个闹钟设置信号 reset1，当 reset1=0 时，对闹钟进行设置，当 reset1=0 时，关闭闹钟信号。设置状态显示信号（连发光二极管）：LD_alert 指示

6、是否设置了闹铃功能；LD_h 指示当前调整的是小时信号；LD_m 指示当前调整的是分钟信号。 当闹钟功能设置后（LD_alert=1），系统应启动一个比较电路，当计时与预设闹铃时间相等时，启动闹铃声，直到关闭闹铃信号有效。 整点报时部分由分和秒计时同时为 0（或 60）启动，与闹铃共用一个扬声器驱动信号 out。系统计时时钟为 clk=1Hz，选择另一时钟 clk_lk=1024Hz 作为产生闹铃声、 报时音的时钟信号。主控电路状态表如表 1-1 所示。硬件系统示意图如图 2 所示。图 2 数字钟主控电路状态表图 3 数字钟硬件系统示意图2.1各单元电路设计2.1.1 second 模块图 4

7、 秒控制模块这个模块能够实现 60 进制循环计数，带有复位端 reset、手动调分功能端 setmin 和向分进位端 enmin ，受时钟上升沿信号控制，其文本语言（文件名： second.vhd）为底层文本。2.1.2 minute 模块图 5 分控制模块这个模块也能够实现 60 进制循环计数，带有带有复位端 reset、手动调小 时功能端 sethour 和向分进位端 enhour ，受时钟上升沿信号控制。其文本语言（文件名：minute.vhd）为底层文本。2.1.3 hour 模块图 6 时控制模块能够实现 24 进制循环计数，带有复位端 reset，受时钟上升沿信号控制。 其文本语言

8、（文件名：hour.vhd）为底层文本。2.1.4 alert 模块图 7 闹钟模块能够实现整点报时和循环点亮 3 只 LED 灯，工作时受时钟上升沿控制。其文 本语言（文件名：alert.vhd）为底层文本。2.1.5 seltime 模块图 8 时间设置模块能够实现逐次扫描秒个位、秒十位、分个位、分十位、时个位、时十位，并 输出扫描数据和相应位的点 dp，带有复位端 reset，受扫描时钟上升沿控制。其 文本语言（文件名：seltime.vhd）为底层文本。2.1.6 DELED 模块图 9 数码管段选模块能够实现译码功能，将扫描到的数据能够译码显示在 7 段数码管上，输出端 led6.0

9、分别对应数码管的 ag。其文本语言（文件名：deled.vhd）为底层文 本。2.2总电路设计图 10 多功能数字钟原理图该数字钟主要由 3 个键控制，复位键 reset，当 reset=0 时，整个系统复 位；当 reset=1 时，系统进行计时或其他功能操作。sethour，当 setour=1 时， 小时显示固定不动；当 setour=0 的，可以进行调整小时设置。setminute，当 setminute=1 时分钟显示不动，当 setminute=0 时，可以进行调整分钟设置。在 分钟为 59 秒时，秒在 51 秒,53 秒,55 秒,57 秒，59 秒发出低音，在整点时发出 高音，

10、整点报时。3设计调试体会与总结3.1设计调试3.1.1管脚锁定3.1.2各模块仿真波形图图 11 管脚锁定图 12 SECOND 模块波形仿真仿真结果分析：在秒计时器的 clk 输入一个周期为 10ns 的时钟信号；清 0 端（reset）前面 一小段（100ns）为低电平，后面均为高电平；置数端（setmin）前面一小段（200ns） 为高电平，后面均为低电平； 保存波形图，进行仿真，产生上述波形。图 13 MINUTE 模块波形仿真仿真结果分析：在分计时器的 clk 输入一个周期为 10ns 的时钟信号；清 0 端（reset）前面 一小段（50ns）为高电平，后面均为低电平；置数端（se

11、thour）前面一小段（80ns） 为低电平，后面均为高电平； 保存波形图，进行仿真，产生如下波形：由上述 波形可以清楚的看到：当清 0 信号（reset）无效时，分计时器置数，从 50 分开 始计数，到 59 秒时回到 0，并且从 enhour 输出一个高电平。图 14 HOUR 模块波形仿真仿真结果分析：在时计时器的 clk 输入一个周期为 10ns 的时钟信号；清 0 端（reset）前面 一小段（70ns）为低电平，后面均为高电平；保存波形图，进行仿真，产生如下 波形：由上述波形可以清楚的看到：当清 0 信号（reset）无效时，时计时器置 数。图 15ALERT 模块波形仿真仿真结果

12、分析：设置 minute 的值，使其为 59 分；设置 second 的值，使其分别为 51 秒.59 秒.00 秒.01 秒.02 秒.03 秒，保存波形图，进行仿真，产生如下波形：由上 述波形可以清楚的看到：alarm 在 51 秒.53 秒.55 秒.57 秒.59 秒.0 秒时输出高 电平，并且持续保持 minute 为 59 分不变。图 16SELTIME 模块波形仿真仿真结果分析：在时计时器的 ckdsp 输入一个周期为 10ns 的时钟信号；清 0 端（reset）前 面一小段（100ns）为高电平，后面均为低电平；给分.时.秒固定的变化值， 保 存波形图，进行仿真，产生上述波形

13、：由上述波形可以清楚的看到：当清 0 信号（reset）无效时，时计时器置数。图 17 DELED 模块波形仿真仿真结果分析：输入端 S 是数码管要显示的字符，输出端 AH 与实验箱上的 8 个数码管从 右到左一一对应。由仿真结果可知，当输入为“0111”时，A、B、C 输出高电平， 其他输出低电平。硬件描述中选用了 8 个数码管。保存波形图，进行仿真，产生 上述波形。3.2体会与总结3.2.1体会由顶层硬件测试结果可知，设计已经满足了预期的实验目标。可以实现复位 选择功能。但是，这仅仅是 EDA 技术中的最基础部分，要想把设计应用到实际中 还有很多需要学习和改进的地方，只有从基础做起后面才能

14、做的更好。3.2.2总结EDA 技术作为现代电子设计技术的核心，它依赖功能强大的计算机，在 EDA 工具软件平台上，对硬件描述语言 VHDL 为系统逻辑描述手段完成的设计文件，自动地完成逻辑编译、逻辑简化、逻辑分割、逻辑综合、结构综合，以及逻辑优 化和仿真测试，直至实现既定的电子线路系统功能。硬件描述语言 VHDL 是 EDA 技术的重要组成部分，基于 VHDL 的设计有一个重 要的设计思想：自顶向下设计。自顶下下设计有许多优点：1）设计人员不受芯 片结构的约束，进行最适应市场需求的设计，避免再设计风险，缩短产品的上市 周期；2）设计成果的再利用得以保证(IP)；3）采用结构化开发手段，一旦系

15、统 基本功能结构确定，可以实行多人、多任务并行工作方式；4）选择实现系统的 目标器件的类型、规模，硬件结构的自由度更大。在刚接触 EDA 课程的时候，面对一种全新的硬件描述语言和软件工具，一开 始是什么都不了解，后来通过实验课慢慢掌握了 QUARTUE II 部分功能的使用。 开始上机做实验时都是通过原理图输入进行设计和仿真，原理图设计主要调 用相应模块通过连线将对应端口连在一起，原理图输入并不复杂，因此实验也不难。在熟悉了基本操作和原理后开始学习 VHDL 语言描述。VHDL 主要包括库文件、 实体和结构体三部分。实体描述了电路器件的外部情况及各信号端口的基本性 质；结构体负责描述电路器件的

16、内部逻辑功能或电路结构。在 VHDL 的使用过程 中理解了自顶向下的设计思想，熟悉了软件的使用。因为学校的课时安排有限，所以安排的实验个数也比较有限。不过这些也并 不会影响对这门技术的学习，课后有多种选题供我们选择做课程设计。因为自己 学的并不好，因此在选题时就选了个比较简单的课题多功能数字钟。参照书本和别人设计的例程，开始设计的是只能进行计时，也没有选择功能。 于是决定对设计进行功能改进，最后增加了使能端控制能和选择复位功能，经过 不断的修改调试最终实 现了所需的功能。这次设计也收获很多，平时做实验大家做的都是一样的，不懂的可以问别人， 但课程设计每组的课题都不一样，所以只有自己查资料。过多的依赖被人，自己 不会得到锻炼，能力也不会提升，还有比较重要的就是团队合作精神，以后很多 工作都不是一个人可以完成的，所以合作精神很重要。虽然课程和设计都结束了，但要学的知识还很多，只有不断学习才能提升自 己，跟上发展的步伐。3.3改进意见在进行时和分的调整时，每按一次按键数字就会跳的很快，所以在总的电路 中加上分频模块，在下一次调整时将会