河南理工大学微机原理与接口技术ppt

1、第第4章章第第4 4章：半导体存储器及其接口章：半导体存储器及其接口教学重点n 芯片SRAM 2114和EPROM 2764n SRAM、EPROM与与CPU的连接的连接 存储器是计算机硬件的重要组成部分，存存储器是计算机硬件的重要组成部分，存储器使得计算机有了记忆功能，有了记忆储器使得计算机有了记忆功能，有了记忆功能计算机才有可能成为真正意义上的机功能计算机才有可能成为真正意义上的机器人，记忆和思维是产生智能的基础。衡器人，记忆和思维是产生智能的基础。衡量存储器的指标量存储器的指标 1、存储容量：是反映记忆容量的指标，存、存储容量：是反映记忆容量的指标，存储容量大计算机系统能保存的信息就越大

2、。储容量大计算机系统能保存的信息就越大。 2、存储器的存取速度：确定了计算机系统、存储器的存取速度：确定了计算机系统的运行速度，当然越快越好。的运行速度，当然越快越好。 3、存储器的价格：我们希望价格越低越好、存储器的价格：我们希望价格越低越好存储器分类存储器分类 1、按构成存储器的器件和存储介质分类：磁芯存储器、半导、按构成存储器的器件和存储介质分类：磁芯存储器、半导体存储器、光电存储器、磁带存储器、光盘存储器等。体存储器、光电存储器、磁带存储器、光盘存储器等。 2、按存取方式分：随机存储器、只读存储器。、按存取方式分：随机存储器、只读存储器。 随机存取存储器随机存取存储器RAM（rando

3、m access memory ）,又称随又称随机读机读/写存储器，能够通过指令随机地对各个单元进行读或写写存储器，能够通过指令随机地对各个单元进行读或写操作的一类存储器。操作的一类存储器。 只读存储器只读存储器ROM （read-only memory ）：在计算机运行过）：在计算机运行过程中，只能对其进行读操作，而不能对其写操作的一类存储程中，只能对其进行读操作，而不能对其写操作的一类存储器。器。 存储器与存储器与CPU的相对位置如图所示的相对位置如图所示: 分为主存储器（内存）、辅助存储器（外存）、缓冲存储分为主存储器（内存）、辅助存储器（外存）、缓冲存储器等，主存储器位于系统主机的内部

4、，器等，主存储器位于系统主机的内部， CPU对其中的存储单对其中的存储单元可以直接读写，在这里我们只讨论内存的组成。辅助存储元可以直接读写，在这里我们只讨论内存的组成。辅助存储器位于系统主机的外部，器位于系统主机的外部， CPU对其进行的存对其进行的存/取操作必须通过取操作必须通过内存才能进行；缓冲存储器位于主存与内存才能进行；缓冲存储器位于主存与CPU之间，其存取速之间，其存取速度很快，但容量小，可用来解决存取速度与存储容量之间的度很快，但容量小，可用来解决存取速度与存储容量之间的矛盾，提高整个系统的运行速度。矛盾，提高整个系统的运行速度。第第4 4章章：4.1 半导体存储器概述半导体存储器

5、概述 除采用磁、光原除采用磁、光原理的辅存外，其理的辅存外，其它存储器主要都它存储器主要都是采用半导体存是采用半导体存储器储器 本章介绍采用半本章介绍采用半导体存储器及其导体存储器及其组成主存的方法组成主存的方法CPUCACHE主存（内存）主存（内存）辅存（外存）辅存（外存）第第4 4章：章：4.1.1 半导体存储器的分类半导体存储器的分类 按制造工艺按制造工艺u 双极型：双极型：速度快速度快、集成度低、功耗大、集成度低、功耗大u MOS型：速度慢、集成度高、型：速度慢、集成度高、功耗低功耗低 按使用属性按使用属性u 随机存取存储器随机存取存储器RAM：可读可写可读可写、断电丢失、断电丢失u

6、只读存储器只读存储器ROM：正常只读、：正常只读、断电不丢失断电不丢失详细分类，请看图示第第4 4章：章：图图4.1 半导体存储器的分类半导体存储器的分类半导体半导体存储器存储器只读存储器只读存储器 （ROM）随机存取存储器随机存取存储器（RAM）静态静态RAM（SRAM）动态动态RAM（DRAM） 非易失非易失RAM（NVRAM）掩膜式掩膜式ROM一次性可编程一次性可编程ROM（PROM） 紫外线擦除可编程紫外线擦除可编程ROM（EPROM）电擦除可编程电擦除可编程ROM（EEPROM）详细展开，注意对比第第4 4章：章：读写存储器读写存储器RAM第第4 4章：章：只读存储器只读存储器ROM

7、 掩膜掩膜ROM：信息制作在芯片中，不可更改信息制作在芯片中，不可更改 PROM：允许一次编程，此后不可更改允许一次编程，此后不可更改 EPROM：用紫外光擦除，擦除后可编程；用紫外光擦除，擦除后可编程；并允许用户多次擦除和编程并允许用户多次擦除和编程 EEPROM（E2PROM）：）：采用加电方法在采用加电方法在线进行擦除和编程，也可多次擦写线进行擦除和编程，也可多次擦写 Flash Memory（闪存）：能够快速擦写的（闪存）：能够快速擦写的EEPROM，但只能按块（，但只能按块（Block）擦除）擦除第第4 4章：章：4.1.2 半导体存储器芯片的结构半导体存储器芯片的结构地地址址寄寄存

8、存地地址址译译码码存储体存储体控制电路控制电路AB数数据据寄寄存存读读写写电电路路DBOE WE CS 存储体存储体u 存储器芯片的主要部分，用来存储信息存储器芯片的主要部分，用来存储信息 地址译码电路地址译码电路u 根据输入的地址编码来选中芯片内某个特根据输入的地址编码来选中芯片内某个特定的存储单元定的存储单元 片选和读写控制逻辑片选和读写控制逻辑u 选中存储芯片，控制读写操作选中存储芯片，控制读写操作第第4 4章：章：存储体存储体 每个存储单元具有一个唯一的地址，可存每个存储单元具有一个唯一的地址，可存储储1位（位片结构）或多位（字片结构）二位（位片结构）或多位（字片结构）二进制数据进制数

9、据 存储容量与地址、数据线个数有关：存储容量与地址、数据线个数有关：芯片的存储容量芯片的存储容量存储单元数存储单元数存储单元的位数存储单元的位数2MN M：芯片的：芯片的地址线根数地址线根数 N：芯片的：芯片的数据线根数数据线根数 第第4 4章：章：MOSMOS管型管型RAMRAM存储体存储体原理示意原理示意图图5VQQD（位线）（位线）D（位线）（位线）T4T3T1T3T6T5T7T8y 选 择选 择线线x选择线选择线(字字线线)数据数据0线线数据数据1线线译译码码器器A5A4A3A2A1A06301存储单元存储单元64个单元个单元行行译译码码A2A1A0710列译码列译码A3A4A5017

10、64个单元个单元单译码双译码第第4 4章：章：地址译码电路地址译码电路 单译码结构单译码结构 双译码结构双译码结构u 双译码可简化芯片设计双译码可简化芯片设计u 主要采用的译码结构主要采用的译码结构第第4 4章：章：片选和读写控制逻辑片选和读写控制逻辑 片选端片选端CS或或CEu 有效时，可以对该芯片进行读写操作有效时，可以对该芯片进行读写操作 输出输出OEu 控制读操作。有效时，芯片内数据输出控制读操作。有效时，芯片内数据输出u 该控制端对应系统的读控制线该控制端对应系统的读控制线 写写WEu 控制写操作。有效时，数据进入芯片中控制写操作。有效时，数据进入芯片中u 该控制端对应系统的写控制线

11、该控制端对应系统的写控制线第第4 4章：章：4.2.1 静态静态RAM SRAM的基本存储单元是触发器电路的基本存储单元是触发器电路 每个基本存储单元存储二进制数一位每个基本存储单元存储二进制数一位 许多个基本存储单元形成行列存储矩阵许多个基本存储单元形成行列存储矩阵 SRAM一般采用一般采用“字结构字结构”存储矩阵：存储矩阵：u 每个存储单元存放多位（每个存储单元存放多位（4、8、16等）等）u 每个存储单元具有一个地址每个存储单元具有一个地址SRAM 2114SRAM 6264第第4 4章：章：SRAM芯片芯片2114 存储容量为存储容量为10244 18个个引脚：引脚：u 10根地址线根

12、地址线A9A0u 4根数据线根数据线I/O4I/O1u 片选片选/CSu 读写读写/WE123456789181716151413121110VccA7A8A9I/O1I/O2I/O3I/O4/WEA6A5A4A3A0A1A2/CSGND第第4 4章：章：SRAM芯片芯片6264 存储容量为存储容量为8K8 28个个引脚：引脚：u 13根地址线根地址线A12A0u 8根数据线根数据线D7D0u 片选片选/CS1、CS2u 读写读写/WE、/OE+5V/WECS2A8A9A11/OEA10/CS1D7D6D5D4D3NCA12A7A6A5A4A3A2A1A0D0D1D2GND1234567891

13、0111213142827262524232221201918171615第第4 4章：章：4.3.1 EPROM 顶部开有一个圆形的石英窗口，用于紫外顶部开有一个圆形的石英窗口，用于紫外线透过擦除原有信息线透过擦除原有信息 一般使用专门的编程器（烧写器）编程一般使用专门的编程器（烧写器）编程 编程后，应该贴上不透光封条编程后，应该贴上不透光封条 出厂未编程前，每个基本存储单元都是信出厂未编程前，每个基本存储单元都是信息息 “1” 编程就是将某些单元写入信息编程就是将某些单元写入信息0EPROM 2716EPROM 2764第第4 4章：章：EPROM芯片芯片2716 存储容量为存储容量为2K

14、8 24个个引脚：引脚：u 11根地址线根地址线A10A0u 8根数据线根数据线DO7DO0u 片选片选/编程编程/CE/PGMu 读写读写/OEu 编程电压编程电压VPPVDDA8A9VPP/OEA10/CE/PGMDO7DO6DO5DO4DO3123456789101112242322212019181716151413A7A6A5A4A3A2A1A0DO0DO1DO2Vss第第4 4章：章：EPROM芯片芯片2764 存储容量为存储容量为8K8 28个个引脚：引脚：u 13根地址线根地址线A12A0u 8根数据线根数据线D7D0u 片选片选/CEu 编程编程/PGMu 读写读写/OEu

15、编程电压编程电压VPPVppA12A7A6A5A4A3A2A1A0D0D1D2GNDVcc/PGMNCA8A9A11/OEA10/CED7D6D5D4D312345678910111213142827262524232221201918171615第第4 4章：章：4.4 半导体存储器与半导体存储器与CPU的连接的连接 这是本章的重点内容这是本章的重点内容 SRAM、EPROM与与CPU的连接的连接 译码方法同样适合译码方法同样适合I/O端口端口第第4 4章：章：4.4.1 存储芯片与存储芯片与CPU的连接的连接无论是哪一种存储器，从外部引无论是哪一种存储器，从外部引脚看都可以划分为：脚看都可

16、以划分为：1. 存储芯片的存储芯片的数据总线数据总线2. 存储芯片的存储芯片的地址总线地址总线3. 存储芯片的存储芯片的片选端片选端4. 存储芯片的存储芯片的读写控制总线读写控制总线所谓与所谓与CPU的连接就是指如何联的连接就是指如何联好这好这4类线，使每一个存储单元类线，使每一个存储单元有一个唯一的地址。有一个唯一的地址。存储器接口设计要点存储器接口设计要点从原理上讲，通常按以下思路考虑存储器接口电路设计从原理上讲，通常按以下思路考虑存储器接口电路设计1、存储器的数据总线同微处理器的数据总线相联，如果、存储器的数据总线同微处理器的数据总线相联，如果存储器的数据总线小于微处理器的数据总线宽度，

17、则要存储器的数据总线小于微处理器的数据总线宽度，则要考虑使用多片存储器芯片相并联连接方式。即：位扩充考虑使用多片存储器芯片相并联连接方式。即：位扩充2、存储器的地址总线同微处理器的地址总线相联，实现、存储器的地址总线同微处理器的地址总线相联，实现片内寻址片内寻址3、同名的控制总线一般情况下都互相并联连接、同名的控制总线一般情况下都互相并联连接4、地址总线上多余的高位地址线通常都要参与译码，可、地址总线上多余的高位地址线通常都要参与译码，可选用译码器进行译码，进行片选，对于用不着的地址线，选用译码器进行译码，进行片选，对于用不着的地址线，通常接到地线上通常接到地线上5、对于、对于32位或位或64

18、位宽的外部数据总线，不需要用户考虑位宽的外部数据总线，不需要用户考虑这个接口这个接口(甚至包括对于甚至包括对于16位位宽宽的的数据总线数据总线)第第4 4章：章：1. 存储芯片数据线的处理存储芯片数据线的处理 若芯片的数据线正好若芯片的数据线正好8根：根：u 一次可从芯片中访问到一次可从芯片中访问到8位数据位数据u 全部数据线与系统的全部数据线与系统的8位数据总线相连位数据总线相连 若芯片的数据线不足若芯片的数据线不足8根：根：u 一次不能从一个芯片中访问到一次不能从一个芯片中访问到8位数据位数据u 利用多个芯片扩充数据位利用多个芯片扩充数据位u 这个扩充方式简称这个扩充方式简称“位扩充位扩充

19、”演示 对于对于16位的微处理器位的微处理器若芯片的数据若芯片的数据不足不足16根：根：u 一次可从芯片中访问到一次可从芯片中访问到16位数据位数据u 利用多个芯片扩充数据位利用多个芯片扩充数据位u 这个扩充方式这个扩充方式也也简称简称“位扩充位扩充”2114（1）A9A0I/O4I/O1片选片选D3D0D7D4A9A02114（2）A9A0I/O4I/O1CECE 多个位扩充的存储芯片的数据线多个位扩充的存储芯片的数据线连接于系统数据总线的不同位数连接于系统数据总线的不同位数 其它连接都一样其它连接都一样,均并联起来。均并联起来。 这些芯片应被看作是一个整体这些芯片应被看作是一个整体 常被称

20、为常被称为“芯片组芯片组”第第4 4章：章：位扩充位扩充演示第第4 4章：章：2. 存储芯片地址线存储芯片地址线片选线片选线的连接的连接 芯片本身的地址线通常应全部与相对应的芯片本身的地址线通常应全部与相对应的8086/8088的低位地址总线相连的低位地址总线相连 寻址时，这部分地址的译码是在存储芯片内完寻址时，这部分地址的译码是在存储芯片内完成的，我们称为成的，我们称为“片内译码片内译码”，即芯片本身地址，即芯片本身地址线编码对应芯片本身的存储单元线编码对应芯片本身的存储单元 用某种芯片构成存储器系统时，要知道所用地用某种芯片构成存储器系统时，要知道所用地址线的总数目，通常系统地址线总数目减

21、去所址线的总数目，通常系统地址线总数目减去所用芯片地址线的数目就是译码器输入端的最小用芯片地址线的数目就是译码器输入端的最小线数，同时注意译码器还要控制线输入端，最线数，同时注意译码器还要控制线输入端，最明显的要连接明显的要连接CPU的的M/IO端端第第4 4章：章：片内译码片内译码A9A0存储芯片存储芯片000H001H002H3FDH3FEH3FFH全全0全全1000000000000000000010000000010111111110111111111101111111111范围（范围（16进制进制)A9 A0第第4 4章：章：3. 存储芯片片选端的译码存储芯片片选端的译码 存储系统常

22、需利用多个存储芯片扩充容量，也就存储系统常需利用多个存储芯片扩充容量，也就是扩充了主存储器是扩充了主存储器地址地址范围范围 这种扩充简称为这种扩充简称为“地址扩充地址扩充”或或“字扩充字扩充” 进行进行“地址扩充地址扩充”，需要利用存储芯片的片选端，需要利用存储芯片的片选端对多个存储芯片（组）进行对多个存储芯片（组）进行寻址寻址 这个寻址方法，主要通过将存储芯片的片选端与这个寻址方法，主要通过将存储芯片的片选端与系统（系统（8086/8088）的）的高位地址线高位地址线相联接来实现相联接来实现 系统（系统（8086/8088）的）的高位地址线通常经译码后与高位地址线通常经译码后与存储芯片的片选

23、端相连，以实现对片的选择。存储芯片的片选端相连，以实现对片的选择。演示第第4 4章：章：译码和译码器以及常见的译码芯片译码和译码器以及常见的译码芯片 译码：将某个特定的译码：将某个特定的“编码输入编码输入”翻译为翻译为唯一唯一“有效输出有效输出”的过程的过程 译码电路可以使用译码电路可以使用门电路组合逻辑门电路组合逻辑 译码电路更多的是采用集成译码电路更多的是采用集成译码器译码器u 常用的常用的2:4译码器：译码器： 74LS139u 常用的常用的3:8译码器：译码器： 74LS138u 常用的常用的4:16译码器：译码器：74LS154译码器译码器74LS1381 12 23 34 45 5

24、6 67 78 89 91010111112121313141415151616A AB BC CE1E1E2E2E3E3Y7Y7GNDGNDY Y6 6Y5Y5Y4Y4Y3Y3Y2Y2Y1Y1Y0Y0VccVcc74LS13874LS138引脚图引脚图Y0Y0Y1Y1Y2Y2Y3Y3Y4Y4Y5Y5Y6Y6Y7Y7E3E3E2E2E1E1C CB BA A74LS13874LS138原理图原理图74LS138的功能表的功能表译码器译码器74LS139A,B译码地址输入端译码地址输入端G1,G2选通端，低电平有效。选通端，低电平有效。Y0Y3译码输出端，低电平译码输出端，低电平有效有效1 12

25、 23 34 45 56 67 78 89 910101111121213131414151516161G1G1A1A1B1B1Y01Y01Y11Y11Y21Y21Y31Y3GNDGND2Y32Y32Y22Y22Y12Y12Y02Y02B2B2A2A2G2GVccVcc74LS13974LS139引脚图引脚图1Y01Y01Y11Y11Y21Y21Y31Y32Y02Y02Y12Y12Y22Y22Y32Y31G1G1A1A1B1B2G2G2A2A2B2B74LS13974LS139原理图原理图74LS139的功能表的功能表输入输入输出输出G B A Y0 Y1 Y2 Y3 1 0 0 0 0 0

26、1 0 1 0 0 1 1 1 1 1 1 0 1 1 1 1 0 1 1 1 1 0 1 1 1 1 0第第4 4章：章：地址扩充（字扩充）见教材地址扩充（字扩充）见教材P120，P122两例两例片选端片选端D7D0A11A10A9A0A9A0D7D0CE1K8（1组组)（12）A9A0D7D0CE译码器01001K8（2组）组）（12）演示以以2组组4片片2114连接图为例连接图为例WEWEWR74ls139M/IOY0Y1A19 A18 A17 A16 A15 A14A0 全全0全全1D7D027256EPROMA14A0CE第第4 4章：章：片选端常有效片选端常有效(27256与与80

27、88/8086连接）连接）n令芯片（组）的片选端常有效令芯片（组）的片选端常有效n不与系统的高位地址线发生联系不与系统的高位地址线发生联系n芯片（组）总处在被选中的状态芯片（组）总处在被选中的状态n虽简单易行、但无法再进行地址虽简单易行、但无法再进行地址扩充，会出现扩充，会出现“地址重复地址重复” 表示任意（表示任意（0或或1均可）均可）OERD第第4 4章：章：地址重复地址重复 地址重复：一个存储单元具有多个存储地址地址重复：一个存储单元具有多个存储地址 原因：有些高位地址线没有用、可任意原因：有些高位地址线没有用、可任意 使用地址：出现地址重复时，常选取其中既使用地址：出现地址重复时，常选

28、取其中既好用、又不冲突的、又连续的一个好用、又不冲突的、又连续的一个“可用地可用地址区址区”例如：例如：00000H 07FFFH 选取一个可用地址的原则：高位地址全为选取一个可用地址的原则：高位地址全为0高位地址译码才更好第第4 4章：章：全译码全译码 全译码：全译码：所有的系统地址线均参与对存储所有的系统地址线均参与对存储单元的译码寻址，包括单元的译码寻址，包括u 片内译码：片内译码：低位地址线对芯片内各存储单元的低位地址线对芯片内各存储单元的译码寻址译码寻址u 片选译码：片选译码：高位地址线对存储芯片的译码寻址高位地址线对存储芯片的译码寻址 全译码特点：全译码特点：每个存储单元的地址都是

29、唯每个存储单元的地址都是唯一的，一的，不存在地址重复不存在地址重复 译码电路可能比较复杂、连线也较多译码电路可能比较复杂、连线也较多第第4 4章：章：部分译码部分译码 部分译码：部分译码：只有部分高位地址线参与对存只有部分高位地址线参与对存储芯片的译码储芯片的译码 每个存储单元将对应多个地址每个存储单元将对应多个地址（地址重（地址重复），需要选取一个可用地址复），需要选取一个可用地址 可以简化译码电路的设计可以简化译码电路的设计 系统的部分地址空间将被浪费，此时的实系统的部分地址空间将被浪费，此时的实际效果等于没有这些没涉及的地址线际效果等于没有这些没涉及的地址线 适用于小存储容量的系统设计中

30、。适用于小存储容量的系统设计中。第第4 4章：章：线选译码线选译码 线选译码：线选译码：只用少数几根高位地址线进行芯只用少数几根高位地址线进行芯片的译码，且每根负责选中一个芯片（组）片的译码，且每根负责选中一个芯片（组） 虽构成简单，但地址空间严重浪费虽构成简单，但地址空间严重浪费 必然会出现地址重复（一个存储单元对应多必然会出现地址重复（一个存储单元对应多个存储地址）个存储地址） 一个存储地址会对应多个存储单元一个存储地址会对应多个存储单元 多个存储单元共用的存储地址不应使用多个存储单元共用的存储地址不应使用第第4 4章：章：片选端译码小结片选端译码小结 存储芯片的片选控制端可以被看作是一根

31、存储芯片的片选控制端可以被看作是一根最高位地址线最高位地址线 在系统中，主要与地址发生联系：包括在系统中，主要与地址发生联系：包括地地址空间的选择址空间的选择（例如接系统的（例如接系统的IO/M信号）信号）和和高位地址的译码选择高位地址的译码选择（与系统的高位地（与系统的高位地址线相关联）址线相关联） 对一些存储芯片通过片选无效可关闭内部对一些存储芯片通过片选无效可关闭内部的输出驱动机制，起到降低功耗的作用的输出驱动机制，起到降低功耗的作用第第4 4章：章：4. 存储芯片的读写控制存储芯片的读写控制 ROM芯片的芯片的/OE：与系统的读命令线相连：与系统的读命令线相连当芯片被选中、且读命令有效

32、时，当芯片被选中、且读命令有效时，存储芯片将开放并驱动数据到总线存储芯片将开放并驱动数据到总线 RAM芯片的芯片的/WE：与系统的写命令线相连：与系统的写命令线相连;RAM芯片被选中时具有读芯片被选中时具有读/写功能，允许读取数据写功能，允许读取数据也允许总线数据写入存储芯片也允许总线数据写入存储芯片, RAM芯片的芯片的/OE也要也要连接到系统的读命令线连接到系统的读命令线8088的的M/IO一定和译码器配合起来使用一定和译码器配合起来使用第第4 4章：章：4.4.2 存储芯片与存储芯片与CPU的配合的配合 存储芯片与存储芯片与CPU总线的连接，还有两总线的连接，还有两个很重要的问题：个很重

33、要的问题： CPU的总线负载能力的总线负载能力u CPU能否带动总线上包括存储器在内的能否带动总线上包括存储器在内的连接器件？连接器件？ 存储芯片与存储芯片与CPU总线时序的配合总线时序的配合u CPU能否与存储器的存取速度相配合？能否与存储器的存取速度相配合？第第4 4章：章：1. 总线驱动总线驱动 CPU的总线驱动能力有限的总线驱动能力有限 单向传送的地址和控制总线，可采用三单向传送的地址和控制总线，可采用三态锁存器和三态单向驱动器等来加以锁态锁存器和三态单向驱动器等来加以锁存和驱动存和驱动 双向传送的数据总线，可以采用三态双双向传送的数据总线，可以采用三态双向驱动器来加以驱动向驱动器来加

34、以驱动第第4 4章：章：2. 时序配合时序配合 分析存储器的存取速度是否满足分析存储器的存取速度是否满足CPU总线时序的要求总线时序的要求 如果不能满足：如果不能满足：u 考虑更换存储芯片考虑更换存储芯片u 总线周期中插入等待状态总线周期中插入等待状态TW32K8的的SRAM芯片芯片622561 12 23 34 45 56 67 78 89 91010111112121313141415151616171718181919202021212222232324242525262627272828A14A14A12A12A7A7A6A6A5A5A4A4A3A3A2A2A1A1A0A0D0D0D1

35、D1D2D2GNDGNDD3D3D4D4D5D5D6D6D7D7CSCSA10A10OEOEA11A11A9A9A8A8A13A13WEWEVccVcc6225662256引脚图引脚图A14A14A13A13A12A12A11A11A10A10A9A9A8A8A7A7A6A6A5A5A4A4A3A3A2A2A1A1A0A0OEOECSCSWEWED7D7D6D6D5D5D4D4D3D3D2D2D1D1D0D06225662256逻辑图逻辑图SRAM 2114的功能的功能SRAM 6264的功能的功能EPROM 2716的功能的功能EPROM 2764的功能的功能门电路译码组成片选信号门电路译码

36、组成片选信号A1A0F0 F1 F2 F3A19A18A17A16A15（b）（a）A0Y0Y1Y全译码示例全译码示例A15 A14A13A16CBAE3138 2764A19A18A17A12A0CEY6E2E1IO/M1C000H1DFFFH全全0全全10 0 0 1 1 1 00 0 0 1 1 1 0地址范围地址范围A12 A0A19A18A17A16A15A14 A13部分译码示例部分译码示例138A17 A16A11A0A14 A13A12(4)(3)(2)(1)2732273227322732CBAE3E2E1IO/MCECECECEY0Y1Y2Y3线选译码示例线选译码示例A14

37、A12A0A13(1)2764(2)2764 CECE切记： A14 A1300的情况不能出现00000H01FFFH的地址不可使用第第4 4章：章：4.54.5高速缓冲存储器高速缓冲存储器Cache介绍介绍 Cache的作用：微处理器（的作用：微处理器（CPU）的时钟即处理）的时钟即处理速度不断提高，主存储器的低速度制约了速度不断提高，主存储器的低速度制约了CPU处处理速度的提高，采用高速度的存储器组成大容量理速度的提高，采用高速度的存储器组成大容量主存储器与之匹配，成本会很高很不经济。成本主存储器与之匹配，成本会很高很不经济。成本较低的较低的存储器适宜制作大容量的主存储器。但相存储器适宜制

38、作大容量的主存储器。但相对存取速度很低，为兼顾高速度与对存取速度很低，为兼顾高速度与低成本的优势低成本的优势引入了如图所示的引入了如图所示的高速缓冲存储器，即高速缓冲存储器，即Cache 在高速在高速CPU与相对低速主存储器之间插入与相对低速主存储器之间插入Cache模块，微处理器近期频繁访问的指令代码模块，微处理器近期频繁访问的指令代码与数据尽量多的保存在与数据尽量多的保存在Cache存储器中。存储器中。高速缓冲存储器在主贮存系统中的位置高速缓冲存储器在主贮存系统中的位置CP UCache地地址址与与数数据据缓缓冲冲器器 主存主存 储器储器系系统统总总线线地址总线地址总线数据总线数据总线第第

39、4 4章：章：4.54.5高速缓冲存储器高速缓冲存储器Cache CPU访问存储器时受控制器的控制访问存储器时受控制器的控制,仅当仅当Cache中没有中没有CPU当前所需的代码或数据时才去访问低当前所需的代码或数据时才去访问低速的主存储器。这样，微处理器大多数的存储器速的主存储器。这样，微处理器大多数的存储器操作都是访问操作都是访问Cache，达到了既降低成本有提高，达到了既降低成本有提高系统速度的目的。系统速度的目的。 CPU访问存储器时在地址上输出地址信息，由访问存储器时在地址上输出地址信息，由于于 Cache控制器定位在控制器定位在CPU与主存储器之间，与主存储器之间，它会判断该地址是否

40、与它会判断该地址是否与Cache中存放数据的地址中存放数据的地址一致。若一致就称为一致。若一致就称为Cache被命中（被命中（Hit），此），此时时CPU高速的访问高速的访问Cache。地址与数据缓冲器、。地址与数据缓冲器、系统和主存储器实际上都没介入其操作。系统和主存储器实际上都没介入其操作。第第4 4章：章：高速缓冲存储器高速缓冲存储器Cache 否则否则CPU所需的目标数据不在所需的目标数据不在Cache中，这种情中，这种情况就称为况就称为Cache非命中（非命中（Miss）,此时此时CPU只能到只能到低速的主存储器中获取所需的数据。低速的主存储器中获取所需的数据。 系统约定在系统约定在

41、CPU与与Cache之间以字节为基本之间以字节为基本单位进行数据传输，单位进行数据传输， 而而Cache同主存储器之间以同主存储器之间以块为基本单位进行数据传输，块又称为一个块为基本单位进行数据传输，块又称为一个Cache行，计行，计32个字节。个字节。第第4 4章：章： Cache的实施原理简介的实施原理简介直接映像关系直接映像关系 Cache 的设计包括硬件与协议，是一项相当复杂的技术工作，的设计包括硬件与协议，是一项相当复杂的技术工作，常用的有直接映像、组相连映像与全相连映像三种结构，常用的有直接映像、组相连映像与全相连映像三种结构， Cache 的管理协议称的管理协议称MESI协议。协

42、议。 直接映像直接映像(Direct Mapped)是最简单的一种映像方法。为简是最简单的一种映像方法。为简便起见，仅假设一个只有便起见，仅假设一个只有8位地址线的位地址线的CPU，它可以访问，它可以访问256个个字节存储空间，而字节存储空间，而Cache容量则为容量则为64个字节个字节,如图所示如图所示 现用低现用低6位地址访问位地址访问Cache内部。而对主存储器来讲则被分成内部。而对主存储器来讲则被分成4页，因主存储器的页，因主存储器的063单元、单元、64127单元、单元、128191单元、单元、192255单元都可以分别对应到单元都可以分别对应到Cache 的的64个单元中，即主存个单元中，即主存储器每储器每4个单元对应个单元对应Cache的同一个单元。这样就引出了一个问的同一个单元。这样就引出了一个问题，题， Cache中的内容到底属于主存储器中那个单元的拷贝副本中的内容到底属于主存储器中那个单元的拷贝副本呢？为此，对于一个呢？为此，对于一个Ca