实验四计数器电路设计

1、实验四、计数器电路的设计一、实验目的1、掌握计数器电路的设计方法；2、进一步掌握电路的设计、编译、仿真和下载测试的方法。二、实验要求1、基本要求1) 设计一个具有异步复位和同步使能的4 位二进制加法计数器2) 设计一个具有异步复位和同步使能、并行置数的加减可控的 8 位二进制计数器3) 设计一个具有异步复位和同步使能的BCD 码加法计数电路，2、扩展要求1)设计一个具有异步复位和同步使能的六十进制加法计数电路2)设计一个具有异步复位和同步使能的二十四进制加法计数电路三、实验原理四、实验内容及步骤1、建立一个工程项目，路径如： D:A0512301forth ，项目名和顶层实体名为 count。

2、 2、设计一个具有异步复位和同步使能的4 位二进制计数器，并进行编译仿真与下载测试；3、设计一个具有异步复位和同步使能、并行置数的加减可控的8 位二进制计数器，并进行编译仿真与下载测试；4、设计一个具有异步复位和同步使能的十进制加法计数电路，并进行编译仿真与下载测 试；五、参考程序1、四位加法计数器LIBRARY IEEE ;ENTITY CNT4 ISPORT ( CLK : IN STD_LOGIC ;Q : OUT STD_LOGIC_VECTOR(3 DOWNTO 0) ) ;END ;ARCHITECTURE bhv OF CNT4 ISSIGNAL Q1 : STD_LOGIC_V

3、ECTOR(3 DOWNTO 0);BEGINPROCESS (CLK)BEGINIF CLK'EVENT AND CLK = '1' THEN Q1 <= Q1 + 1 ;END IF;END PROCESS ;Q <= Q1 ;END bhv;2、异步复位，同步使能十进制加法计数器LIBRARY IEEE;ENTITY CNT16 ISPORT (CLK,RST,EN : IN STD_LOGIC;CQ : OUT STD_LOGIC_VECTOR(3 DOWNTO 0);COUT : OUT STD_LOGIC );END CNT16;ARCHITEC

4、TURE behav OF CNT16 ISBEGINPROCESS(CLK, RST, EN)VARIABLE CQI : STD_LOGIC_VECTOR(3 DOWNTO 0);BEGINIF RST = '1' THEN CQI := (OTHERS =>'0') ; -计数器异步复位ELSIF CLK'EVENT AND CLK='1' THEN- 检测时钟上升沿IF EN = '1' THEN - 检测是否允许计数(同步使能) CQI := CQI + 1;END IF;END IF;IF CQI = 1

5、5 THEN COUT <= '1'- 计数大于 9 ，输出进位信号ELSE COUT <= '0'END IF;CQ <= CQI; - 将计数值向端口输出END PROCESS;END behav;3、8 位二进制 加减 计数器 LIBRARY IEEE ；ENTITY updowncnt8 ISPORT(clr,clk,ena,load,updown:IN STD_LOGIC ； d:IN INTEGER RANGE 0 TO 255 ； cout:OUT STD_LOGIC ； q:BUFFER INTEGER RANGE 0 TO 2

6、55)；END updowncnt8 ；ARCHITECTURE one OF updowncnt8 ISBEGINPROCESS(clk ，ena ，clr ，d， load ， updown)BEGINIF CLR='0' THEN q <= 0 ；ELSIF clk ' EVENT AND clk='1' THENIF load = '1' THEN q <= d；ELSIF ena='1' THENIF updown = '0' THEN q <= q+1；IF q = 255 THEN COUT <= '1'；END IF ；ELSE q <= q-1IF q =0 THEN COUT <= '1' ；END IF ；END IF；END IF；END IF ；E