微处理器系统结构与嵌入式系统-第五章-存储器

1、5.1 存储器件的分类存储器件的分类5.2 半导体存储芯片半导体存储芯片5.3 存储系统的层次结构存储系统的层次结构 存储系统的存储系统的分层分层管理管理 地址映射技术地址映射技术 3. 现代计算机的现代计算机的多级存储体系多级存储体系 5.4 主存储器设计技术主存储器设计技术u 存储芯片选型存储芯片选型u 存储芯片的组织形式存储芯片的组织形式u 地址译码技术地址译码技术1. 存储器接口设计存储器接口设计决定芯片片选信号的实现决定芯片片选信号的实现两级译码两级译码； 全译码全译码、部分译码部分译码、线译码线译码； 固定、固定、可变可变存储介质存储介质( (存储原理存储原理) )、读写策略读写策

2、略( (存取方式存取方式) )容量扩展容量扩展；基本结构（基本结构（RAMRAM、ROMROM）、）、性能指标性能指标并行并行、多端口多端口、联想联想（改善主存的访问速度和吞吐量改善主存的访问速度和吞吐量）2021-12-152/545.1.1 不同的存储原理不同的存储原理双极型：双极型： MOS型型掩膜掩膜ROM 一次性可编程一次性可编程PROM紫外线可擦除紫外线可擦除EPROM 电可擦除电可擦除E2PROM 快闪存储器快闪存储器FLASH易失性易失性 存储器存储器非易失性非易失性存储器存储器静态静态SRAM 动态动态DRAM存取速度快，但集成度低，一般用于大存取速度快，但集成度低，一般用于

3、大型计算机或高速微机的型计算机或高速微机的Cache；速度较快，集成度较低，速度较快，集成度较低，一般用于对速度要求高、一般用于对速度要求高、而容量不大的场合（而容量不大的场合（Cache）集成度较高但存取速度较集成度较高但存取速度较低，一般用于需较大容量低，一般用于需较大容量的场合（主存）。的场合（主存）。半导体半导体存储器存储器磁介质存储器磁介质存储器 磁带磁带、软磁盘、硬磁盘（软磁盘、硬磁盘（ DA、RAID）光介质存储器光介质存储器 只读型、一次写入型、多次写入型只读型、一次写入型、多次写入型 2021-12-153/545.1.2不同的读写策略不同的读写策略数据访问方式数据访问方式并

4、行存储器并行存储器 (Parallel Memory)串行存储器串行存储器 (Serial Memory)数据存取顺序数据存取顺序 随机存取随机存取（直接存取）（直接存取）可按地址随机访问；访问时间与地址无关；顺序存取顺序存取 (先进先出先进先出)FIFO、队列(queue) 堆栈存储堆栈存储先进后出(FILO)/后进先出(LIFO)；向下生成和向上生成； 实栈顶SS、堆栈指针SP；2021-12-154/54堆栈的生成方式堆栈的生成方式2021-12-155/54堆栈建立与操作示例堆栈建立与操作示例堆栈堆栈段起段起始地始地址址栈底栈底及及初始初始栈顶栈顶（a）向下生成堆栈的）向下生成堆栈的建

5、立及初始化建立及初始化（b） 入栈操作入栈操作（实栈顶）（实栈顶）（c） 出栈操作出栈操作（实栈顶）（实栈顶） 地址地址 存储单元存储单元10200H10202H10204H10206H10208H1020AH1020CH10230H 00 11 SS 10 20 SP初值初值 00 30栈顶栈顶PUSH AX 12 34PUSH BX 1A B110200H10202H10204H10206H10208H1022CH1022EH10230H 00 11 SS 10 20 SP 00 30栈底栈底堆栈堆栈段起段起始地始地址址12 341A B1 00 2E 00 2CPOP AXPOP BX1

6、0200H10202H10204H10206H10208H1022CH 1A B11022EH 12 3410230H 00 11 SS 10 20 SP 00 2C( (栈底栈底) )堆栈堆栈段起段起始地始地址址00 2E 00 30 1A B1 12 346/422021-12-156/545.2.1静态静态RAM的六管基本存储单元的六管基本存储单元集成度低，但速度快，价集成度低，但速度快，价格高，常用做格高，常用做Cache。 T1和和T2组成一个双稳态组成一个双稳态触发器，用于保存数据。触发器，用于保存数据。T3和和T4为负载管。为负载管。 如如A点为数据点为数据D，则，则B点点为数据

7、为数据/D。T1T2ABT3T4+5VT5T6 行选择线有效（高电行选择线有效（高电 平）平）时，时，A 、B处的数据信处的数据信息通过门控管息通过门控管T5和和T6送送至至C、D点。点。行选择线行选择线CD列选择线列选择线T7T8I/OI/O 列选择线有效（高电列选择线有效（高电 平）平）时，时，C 、D处的数据信处的数据信息通过门控管息通过门控管T7和和T8送送至芯片的数据引脚至芯片的数据引脚I/O。2021-12-157/54动态动态RAM的单管基本存储单元的单管基本存储单元集成度高，但速度较慢，价集成度高，但速度较慢，价格低，一般用作主存。格低，一般用作主存。行选择线行选择线T1B存储

8、存储电容电容CA列选列选择线择线T2I/O电容上存有电荷时，表示存储电容上存有电荷时，表示存储数据数据A为逻辑为逻辑1；行选择线有效时，数据通过行选择线有效时，数据通过T1送至送至B处；处；列选择线有效时，数据通过列选择线有效时，数据通过T2送至芯片的数据引脚送至芯片的数据引脚I/O；为防止存储电容为防止存储电容C放电导致数放电导致数据丢失，必须定时进行刷新；据丢失，必须定时进行刷新；动态刷新时行选择线有效，而动态刷新时行选择线有效，而列选择线无效。（刷新是逐行列选择线无效。（刷新是逐行进行的。）进行的。）刷新放大器刷新放大器2021-12-158/54读读 写写 控控 制制 逻逻 辑辑R/W

9、CE数数据据缓缓冲冲 器器（三（三 态态 双双 向）向）d0d1dN-1D0D1DN-1RAM芯片的组成与结构（一）芯片的组成与结构（一）该该RAM芯片外部共有地址线芯片外部共有地址线 L 根，数据线根，数据线 N 根；根；该类芯片内部采用该类芯片内部采用单译码（字译码）单译码（字译码）方式，基本存储单元排列成方式，基本存储单元排列成M*N的的长方矩阵，且有长方矩阵，且有M=2L的关系成立；的关系成立；字线字线0字线字线M-10,00,N-1M-1,0M-1,N-1地地址址译译码码器器a0a1aM-1A0A1AL-1地地址址寄寄存存器器D0DN-1位位线线0位位线线N-1存储芯片容量标为存储芯

10、片容量标为“M*N”（bit）D0DN-1地址线地址线数据线数据线控制线控制线2021-12-159/54RAM芯片的组成与结构（二）芯片的组成与结构（二）该该RAM芯片外部共有地址线芯片外部共有地址线 2n 根，数据线根，数据线 1 根；根；该类芯片内部一般采用该类芯片内部一般采用双译码（复合译码、重合选择）双译码（复合译码、重合选择）方式，基本存储单方式，基本存储单元排列成元排列成N*N 的正方矩阵，且有的正方矩阵，且有M =22n =N2 的关系成立；的关系成立；0,00,N-1N-1,0N-1,N-1D0D0DN-1DN-1Y0YN-1Y 地地 址址 译译 码码 器器Y 地地 址址 寄

11、寄 存存 器器AnAn+1A2n-1X地地址址译译码码器器X0X1XN-1A0A1An-1X地地址址寄寄存存器器DD数数据据缓缓冲冲 器器（三（三 态态 双双 向）向）D0读写控制读写控制存储芯片容量标为存储芯片容量标为“M*1”（bit）数据线数据线控制线控制线地址线地址线2021-12-1510/54静态静态RAM芯片的引脚特性芯片的引脚特性 6264 VCC WE CE2 A8 A9 A11 OE A10 CE1 I/O7 I/O6 I/O5 I/O4 I/O3 1 2 3 4 5 6 7 8 9 10 11 12 13 14 28 27 26 25 24 23 22 21 20 19

12、18 17 16 15 NC A12 A7 A6 A5 A4 A3 A2 A1 A0 I/O0 I/O1 I/O2 GND A0A12 I/O0I/O12 CE1 CE2 WE OE 地址线 双向数据线 片选线1 片选线2 写允许线 读允许线 从三总线的角度看：从三总线的角度看：1. 地址线数目地址线数目A、数据、数据线数目线数目D与芯片容量与芯片容量（MN）直接相关：）直接相关：2A=MD=N2. 控制信号应包括：控制信号应包括：片选信号和读片选信号和读/写信号写信号所以，所以，6264容量：容量： 21388K8可见可见6264为为RAM芯片芯片711/422021-12-1511/54

13、产品出厂时存的全是产品出厂时存的全是1，用，用户可一次性写入，即把某些户可一次性写入，即把某些1改为改为0。但只能。但只能一次编程一次编程。 存储单元多采用存储单元多采用熔丝熔丝低低熔点金属或多晶硅。写入时熔点金属或多晶硅。写入时设法在熔丝上通入较大的电设法在熔丝上通入较大的电流将熔丝烧断。流将熔丝烧断。编程时编程时VCC和和字线电压提高字线电压提高可编程只读存储器可编程只读存储器PROM2021-12-1512 /54紫外线可擦除紫外线可擦除ROM (UVEPROM) 擦除：用紫外线或擦除：用紫外线或X射线射线擦除。需擦除。需2030分钟。分钟。 缺点：需要两个缺点：需要两个MOS管；管；编

14、程电压偏高；编程电压偏高；P沟道管的沟道管的开关速度低。开关速度低。 浮栅上电荷可长期保存浮栅上电荷可长期保存在在125环境温度下，环境温度下，70%的电荷能保存的电荷能保存10年以上。年以上。2021-12-1513/54写入（写写入（写0）擦除（写擦除（写1）读出读出 特点：擦除和写入均利用隧道效应。特点：擦除和写入均利用隧道效应。 浮栅与漏区间的氧化物层极薄（浮栅与漏区间的氧化物层极薄（20纳米以下），纳米以下），称为隧道区。当隧道区电场大于称为隧道区。当隧道区电场大于107V/cm时隧道时隧道区双向导通。区双向导通。电可擦除的电可擦除的ROM(EEPROM)2021-12-1514/5

15、4快闪存储器快闪存储器(Flash Memory) （1）写入利用雪崩注入法。）写入利用雪崩注入法。源极接地；漏极接源极接地；漏极接6V；控制；控制栅栅12V脉冲，宽脉冲，宽10 s。 （2）擦除用隧道效应。）擦除用隧道效应。控制栅接地；源极接控制栅接地；源极接12V脉脉冲，宽为冲，宽为100ms。因为片内。因为片内所有叠栅管的源极都连在所有叠栅管的源极都连在一起，所以一个脉冲就可一起，所以一个脉冲就可擦除全部单元。擦除全部单元。 （3）读出：源极接地，字线为）读出：源极接地，字线为5V逻辑高电平。逻辑高电平。2021-12-1515 /54半导体存储芯片的主要技术指标半导体存储芯片的主要技术

16、指标l存储容量存储容量l存取速度存取速度l功耗功耗l可靠性可靠性 l工作电源电压、工作温度范围、可编程工作电源电压、工作温度范围、可编程存储器的编程次数、成本存储器的编程次数、成本注意存储器的容量以注意存储器的容量以字节（字节（B B）为单位，为单位，而存储芯片的容量以而存储芯片的容量以位（位（b b）为单位。为单位。 即存取时间，以即存取时间，以nsns为单位，也可用存取时间为单位，也可用存取时间TaTa、存取周期、存取周期TmTm和存储器带宽和存储器带宽BmBm等表示。等表示。可用可用平均故障间隔时间平均故障间隔时间来衡量来衡量以以mW/mW/芯片芯片或或W/W/单元单元为单位为单位202

17、1-12-1516/54存储容量单位存储容量单位1 kilobyte KB = 1000 (103) Byte 1 megabyte MB = 1 000 000 (106) Byte 1 gigabyte GB = 1 000 000 000 (109) Byte 1 terabyte TB = 1 000 000 000 000 (1012) Byte 1 petabyte PB = 1 000 000 000 000 000 (1015) Byte1 exabyte EB = 1 000 000 000 000 000 000 (1018) Byte 1 zettabyte ZB = 1

18、 000 000 000 000 000 000 000 (1021) Byte1 yottabyte YB = 1 000 000 000 000 000 000 000 000 (1024) Byte 1 nonabyte NB = 1 000 000 000 000 000 000 000 000 000 (1027) Byte1 doggabyte DB = 1 000 000 000 000 000 000 000 000 000 000 (1030) Byte 23.32=102102202302021-12-1517/54存储器是计算机的核心部件之一。如何以合存储器是计算机的核心

19、部件之一。如何以合理的价格搭建出容量和速度都满足要求的存储理的价格搭建出容量和速度都满足要求的存储系统，始终是计算机体系结构设计中的关键问系统，始终是计算机体系结构设计中的关键问题之一。题之一。现代计算机系统通常把不同容量、不同速度现代计算机系统通常把不同容量、不同速度的存储设备按一定的体系结构组织起来，以解的存储设备按一定的体系结构组织起来，以解决决存储容量、存取速度和价格之间的矛盾。存储容量、存取速度和价格之间的矛盾。存储器结构存储器结构5.3 存储器分层结构存储器分层结构设计目标设计目标整个存储系统速度接近整个存储系统速度接近M1而价格和容量接近而价格和容量接近Mn二二. . 操作策略操

20、作策略映像规则：映像规则：用于确定一个新的块（页）被调用于确定一个新的块（页）被调入本级存储器时应放在什么位置上。入本级存储器时应放在什么位置上。查找规则：查找规则：用于确定需要的块（页）是否存用于确定需要的块（页）是否存在本级存储器中以及如何查找。在本级存储器中以及如何查找。替换规则：替换规则：用于确定本级存储器不命中且已用于确定本级存储器不命中且已满时应替换哪一块（页）。满时应替换哪一块（页）。写规则：写规则：用于确定写数据时应进行的操作。用于确定写数据时应进行的操作。2021-12-1519/54分段与分页技术分段与分页技术分段分段 存储器的分段管理；存储器的分段管理； 由多个寄存器表示

21、访问的实际地址；由多个寄存器表示访问的实际地址； 逻辑地址（段基址：段内偏移）逻辑地址（段基址：段内偏移）物理地址物理地址；分页分页 虚拟存储器的分页管理；虚拟存储器的分页管理；页号与页内地址结合表示访问的实际地址；页号与页内地址结合表示访问的实际地址；逻辑地址（页基址：页内偏移）逻辑地址（页基址：页内偏移）物理地址物理地址；2021-12-1520/54存储器的地址映射存储器的地址映射 地址映射也叫地址重定位，指将用户程序中的地址映射也叫地址重定位，指将用户程序中的逻辑地址逻辑地址，转换为运行时机器可直接寻址的，转换为运行时机器可直接寻址的物理地物理地址址。有效地址、虚拟地址有效地址、虚拟地

22、址分页技术分页技术 页是信息的物理单位，与源程序的逻辑结构无关；页是信息的物理单位，与源程序的逻辑结构无关； 页长由系统确定，大小固定，用户不可见；页长由系统确定，大小固定，用户不可见； 页面只能以页大小的整倍数地址开始，页一般不能共享；页面只能以页大小的整倍数地址开始，页一般不能共享；分段技术分段技术 段是信息的逻辑单位，由源程序的逻辑结构所决定；段是信息的逻辑单位，由源程序的逻辑结构所决定； 段长由用户确定（用户可见），大小不固定；段长由用户确定（用户可见），大小不固定； 段可从任意地址开始，段内连续编址，段间不一定连续；段可从任意地址开始，段内连续编址，段间不一定连续；2021-12-1

23、521/54虚拟地址虚拟地址 物理地址物理地址MMU地址映射表地址映射表程序空间、逻程序空间、逻辑地址空间辑地址空间实存空间、硬件实存空间、硬件地址空间地址空间分页分页映射映射分页技术：分页技术： 页的大小固定；页的大小固定； 虚拟地址到物理地址；虚拟地址到物理地址； 分段技术：分段技术： 段的大小可变；段的大小可变； 逻辑地址到物理地址；逻辑地址到物理地址；现代计算机的四级存储结构：现代计算机的四级存储结构：寄存器寄存器 Cache 主存主存 辅存辅存CPU内部高内部高速电子线路速电子线路(如触发器如触发器)一级：在一级：在CPU内部内部二级：在二级：在CPU外部外部 一般为静态随一般为静态

24、随机存储器机存储器SRAM。一般为半导体存储器，也称为短期存一般为半导体存储器，也称为短期存储器；解决读写储器；解决读写速度速度问题；问题；包括磁盘（中期存储包括磁盘（中期存储器）、磁带、光盘器）、磁带、光盘（长期存储）等；（长期存储）等； 解决存储解决存储容量容量问题；问题；其中：其中：cache-主存结构解决主存结构解决高速度与低成本高速度与低成本的矛盾；的矛盾； 主存主存-辅存结构利用虚拟存储器解决辅存结构利用虚拟存储器解决大容量与低成本大容量与低成本的矛盾；的矛盾；2021-12-1524/54现代计算机中的多级存储器体系结构现代计算机中的多级存储器体系结构寄存器组寄存器组特点：读写速

25、度快但数量较少；其数量、长度以及使用方法会影特点：读写速度快但数量较少；其数量、长度以及使用方法会影响指令集的设计。响指令集的设计。组成：一组彼此独立的组成：一组彼此独立的Reg，或小规模半导体存储器。，或小规模半导体存储器。RISC：设置较多：设置较多Reg，并依靠编译器来使其使用最大化。，并依靠编译器来使其使用最大化。Cache高速小容量高速小容量(几十千到几兆字节几十千到几兆字节)；借助硬件管理对程序员透明；借助硬件管理对程序员透明；命中率与失效率命中率与失效率；主（内）存主（内）存编址方式：字节编址编址方式：字节编址信息存放方式：大信息存放方式：大/小端系统小端系统、对齐方式对齐方式辅

26、（外）存辅（外）存信息以文件信息以文件(file)的形式存放，按块为单位进行存取。的形式存放，按块为单位进行存取。虚拟存储技术虚拟存储技术2021-12-1527/54Cache技术和虚拟存储器技术技术和虚拟存储器技术相同点：相同点：n 以存储器访问的以存储器访问的局部性局部性为基础；为基础；n 采用的调度策略类似；采用的调度策略类似；n 对用户都是透明的；对用户都是透明的；不同点：不同点：n划分的信息块的长度不同；划分的信息块的长度不同； nCache技术由硬件实现，而虚拟存储器技术由硬件实现，而虚拟存储器由由OS的存储管理软件辅助硬件的存储管理软件辅助硬件实现；实现；28/42Cache块

27、：块：864字节字节虚拟存储器块：虚拟存储器块：512几十几十K个字节个字节2021-12-1528/54cache的功效的功效 设设cache 的存取时间为的存取时间为tc，命中率为，命中率为h，主存，主存的存取时间为的存取时间为tm，则平均存取时间：，则平均存取时间：ta = tc h +(tc + tm)(1-h)。【例【例5.1】 某微机存储器系统由一级某微机存储器系统由一级cache 和主存组和主存组成。已知主存的存取时间为成。已知主存的存取时间为80 ns，cache 的存取的存取时间为时间为6 ns，cache的命中率为的命中率为85%，试求该存储，试求该存储系统的平均存取时间。

28、系统的平均存取时间。ta =6 ns85%+86 ns(1-85%)=5.1+12.9=18 nscache的命中率与的命中率与cache 的大小、替换算法、程序特的大小、替换算法、程序特性等因素有关。性等因素有关。cache未命中时未命中时CPU还需要访问主存，这时反而延长还需要访问主存，这时反而延长了存取时间。了存取时间。 2021-12-1529/ 54大大/小端模式：多字节数据存储小端模式：多字节数据存储2021-12-1530/54对齐方式：对齐方式：不同宽度数据的存储方式不同宽度数据的存储方式按整数边界对齐存储可按整数边界对齐存储可以保证访存指令的速度以保证访存指令的速度按任意边界

29、对齐存储可按任意边界对齐存储可以保证存储空间的利用以保证存储空间的利用2021-12-1531 /545.4存储器设计存储器设计:存储芯片的选择存储芯片的选择l 确定类型确定类型 根据不同应用场合的特点确定采用何种类型的芯片，如考虑根据不同应用场合的特点确定采用何种类型的芯片，如考虑选用选用SRAM还是还是DRAM，是否需要，是否需要E2PROM、FLASH等等；等等；l 确定具体型号及数量确定具体型号及数量根据容量、价格、速度、功耗等要求确定芯片的具体型号和数根据容量、价格、速度、功耗等要求确定芯片的具体型号和数量量思考：若要求扩展思考：若要求扩展64K容量的内存，以下几种选择哪种最优？容量

30、的内存，以下几种选择哪种最优？ 64K*1的芯片数量的芯片数量N(64K*8)/(64K*1) 1*8片片; 8K*8的芯片数量的芯片数量N (64K*8)/(8K*8) 8*1片；片； 16K*4的芯片数量的芯片数量N (64K*8)/(16K*4) 4*2片；片； 显然，芯片的显然，芯片的种类和数量种类和数量应越少越好；在芯片数量相同应越少越好；在芯片数量相同的情况下应考虑总线的负载能力和系统连接的复杂性。的情况下应考虑总线的负载能力和系统连接的复杂性。从总线负载和系统连接来看，第一种选择较好。从总线负载和系统连接来看，第一种选择较好。32/422021-12-1532/54内（主）存储器

31、的基本结构内（主）存储器的基本结构存储芯片存储芯片存储模块存储模块存储体存储体 进行进行位扩展位扩展 以实现按字节编以实现按字节编址的结构址的结构 进行进行字扩展字扩展 以满足总容量以满足总容量的要求的要求存储体、地址译码、存储体、地址译码、数据缓冲和读写控制数据缓冲和读写控制 位扩展位扩展：因每个字的位数不够而扩展数据输出线的数目；：因每个字的位数不够而扩展数据输出线的数目； 字扩展字扩展：因总的字数不够而扩展地址输入线的数目，所以也称因总的字数不够而扩展地址输入线的数目，所以也称为地址扩展；为地址扩展；并行存储器、多端口并行存储器、多端口存储器、相联存储器等存储器、相联存储器等2021-1

32、2-1533/54存储芯片的位扩展存储芯片的位扩展64K*1I/O64K*1I/O64K*1I/O64K*1I/O64K*1I/O64K*1I/O64K*1I/O64K*1I/OA0 A15R/WCSD0D7等效为等效为64K*8A0 A15D0 D7R/WCS用用64K1bit的芯片扩展实现的芯片扩展实现64KB存储器存储器 进行位扩展时，模块中所有芯片的进行位扩展时，模块中所有芯片的地址线和控制线互连地址线和控制线互连形成整个模块的地址线和控制线，而各芯片的形成整个模块的地址线和控制线，而各芯片的数据线并列（位数据线并列（位线扩展）线扩展）形成整个模块的数据线（形成整个模块的数据线（8bi

33、t宽度）。宽度）。 34/422021-12-1534/54存储芯片的字扩展存储芯片的字扩展用用8K8bit的芯片扩展实现的芯片扩展实现64KB存储器存储器64K*8A0 A15D0 D7R/WCS等效为等效为A0 A12R/WD0 D764K*1D0764K*1D0764K*1D0764K*1D0764K*1D0764K*1D0764K*1D07CS1 CS1 8K*8D07CS 3-8译译码码器器Y0Y1Y7A13 A14 A15 进行字扩展时，模块中所有芯片的进行字扩展时，模块中所有芯片的地址线、控制线和数地址线、控制线和数据线互连据线互连形成整个模块的低位地址线、控制线和数据线形成整个

34、模块的低位地址线、控制线和数据线 ， CPU的高位地址线（扩展的字线）被用来译码以形成对各个芯的高位地址线（扩展的字线）被用来译码以形成对各个芯片的选择线片的选择线 片选线片选线 。 2021-12-1535/54存储芯片的字、位同时扩展存储芯片的字、位同时扩展用用16K4bit的芯片扩展实现的芯片扩展实现64KB存储器存储器16K*416K*4A0 A13R/WD0 D3D4 D724译码器译码器A15A14CS64K*8A0 A15D0 D7R/WCS等效为等效为16K*416K*416K*416K*416K*416K*4 首先对首先对芯片芯片分组进分组进行位扩展行位扩展，以实现按字以实现

35、按字节编址；节编址； 其次设其次设计个芯片组计个芯片组的的片选进行片选进行字扩展字扩展，以，以满足容量要满足容量要求；求；2021-12-1536/54并行并行存储器存储器4体交叉存储器体交叉存储器2021-12-1538/54在下图所示的低位多体交叉存储器中，若处理器要访问在下图所示的低位多体交叉存储器中，若处理器要访问的字地址为以下十进制数值，试问该存储器比单体存储器的字地址为以下十进制数值，试问该存储器比单体存储器的平均访问速率提高多少的平均访问速率提高多少 (忽略初启时的延时忽略初启时的延时) ？(a)1，2，3，4，100 (b)2，4，6，8，200 (c)3，6，9，12，300

36、 2021-12-1539/54 （a）4个存储体访问可以个存储体访问可以交叉进行，访问速率可达到单交叉进行，访问速率可达到单体存储器的体存储器的4 倍。倍。 （b）2个存储体访问可以个存储体访问可以交叉进行，访问速率可达到单交叉进行，访问速率可达到单体存储器的体存储器的2倍。倍。 （c）4个存储体访问可以个存储体访问可以交叉进行，访问速率可达到单交叉进行，访问速率可达到单体存储器的体存储器的4 倍。倍。双端口存储器双端口存储器相联（联想）存储器相联（联想）存储器地址译码技术地址译码技术:两级物理地址译码方案两级物理地址译码方案读读/ /写控制信号、数据写控制信号、数据宽度指示信号、传送宽度指

37、示信号、传送方式指示信号，等方式指示信号，等2021-12-1542/54 假设某系统地址总线宽度为假设某系统地址总线宽度为20 bit，现需要将，现需要将0C0000H 0CFFFFH地址范围划分为地址范围划分为8个同样大小的地址空间，提供给总线个同样大小的地址空间，提供给总线上的上的8个模块，试设计相应的译码电路。个模块，试设计相应的译码电路。 全译码电全译码电路的实现路的实现部分译码方式部分译码方式 最高段地址不最高段地址不参与译码，将会参与译码，将会因此存在因此存在地址重地址重叠叠，且模块，且模块地址地址不连续不连续。 45/422021-12-1545/54线线译译码码方方式式 需较

38、多选择线，需较多选择线，且同样存在且同样存在地址重地址重叠叠，且模块，且模块地址不地址不连续连续。 思考：试写出思考：试写出各芯片占用的各芯片占用的地址空间。地址空间。2021-12-1546/5474LS1383-8译码器2 1 8HA Y0B Y1C Y2 G1 Y3 Y4 G2A Y5 Y6G2B Y7 00010&A3A4A5+5VA6A7A8A9AENIORIOW&端口译码电路练习练习: :分析图中分析图中74LS13874LS138各输出端的译码地址范围。各输出端的译码地址范围。2021-12-1547/54三种译码方式的比较三种译码方式的比较l全译码全译码 系统所

39、有地址线全部都应该参与译码：系统所有地址线全部都应该参与译码：低段低段地址线应直接接在模块上，地址线应直接接在模块上，寻址模块内单元寻址模块内单元；中段中段地址线译码后产生片选信号地址线译码后产生片选信号区分不同模块区分不同模块；高段高段地址线可用作片选信号有效的地址线可用作片选信号有效的使能控制使能控制；l部分译码部分译码 高高段地址信号不参与译码，会造成地址空间的段地址信号不参与译码，会造成地址空间的重叠及不连续重叠及不连续。l线译码线译码 电路结构简单，但系统必须保证参与电路结构简单，但系统必须保证参与片选的地址线不能同时为片选的地址线不能同时为有效电平有效电平； 同部分译码法一样，因为有地址信号不参与译码，也存在同部分译码法一样，因为有地址信号不参与译码，也存在地址地址重叠及不连续重叠及不连续的问题；的问题；2021-12-1548/54 设计一个地址译码电路，要求每个模块内占用地址数为设计一个地址译码电路，要求每个模块内占用地址数为4，模块地址在，模块地址在1000H