cd45引脚图及功能文档

1、C D 4 5 1 1 引 脚 图 及 功 能 用 CD4511 实现 LED 与接口万法如下图： 其功能介绍如下： BI : 4 脚是消隐输入控制端，当 BI=0 时，不管其它输入端状态 如何，七段数码管均处于熄灭（消隐）状态，不显示数字。 LT : 3 脚是测试输入端，当 BI=1，LT=0 时，译码输出全为 1, 不管输入 DCBA 犬态如何，七段均发亮，显示“ 8”。它主要用来检测数码管是否损坏。 LE:锁定控制端，当 LE=0 时，允许译码输出。LE=1 时译码器 是锁定保持状态，译码器输出被保持在 LE=0 时的数值。 A1、A2、A3 A4、为 8421BCD3 输入端。 a、b

2、、c、d、e、f、g：为译码输出端，输出为高电平 1 有效。 CD4511 的内部有上拉电阻，在输入端与数码管笔段端接上限流电阻 就可工作。 1. CD4511 的引脚 CD4511 具有锁存、译码、消隐功能，通常以反相器作输出级，通常用以驱动 LED 其引脚 图如 3-2 所示。 各引脚的名称：其中 7、1、2、6 分别表示 A、B CD; 5、4、3 分别表示 LE、BI、LT; 13、12、11、10、9、15、14 分别表示 a、b、c、d、e、f、g。左边的引脚表示输 入，右边表示输出，还有两个引脚 8、16 分别表示的是 VDD VSS 2. CD4511 的工作原理 1. CD4

3、511 的工作真值表如表 3-2 DADBDCDD -CE4511CE4511 是一个用于驱动共阴极 LED LED （数码管）显示器的 BCDBCD 码一七段码译码器，特点如下： 具有 BCDBCD 转换、消隐和锁存控制、七段译码及驱动功能 的 CMOCMO 电路能提供较大的拉电流。可直接驱动 LEDLED 显示 1313 OAOBOCODOEX 2. 锁存功能 译码器的锁存电路由传输门和反相器组成，传输门的导通或截止由控制端 LE的电平状态。 当 LE 为“0”电平导通，TG2 截止；当 LE 为“T 电平时，TG1 截止，TG2 导通，此时有锁 存作用。如图 3-3 （3） 译码 CD4

4、511 译码用两级或非门担任，为了简化线路，先用二输入端与非门对输入数 据 B、C 进行组合，得出匚、匚、匚、匚四项，然后将输入的数据 A、D 一起用或 非门译码。 （4） 消隐 BI 为消隐功能端，该端施加某一电平后，迫使 B 端输出为低电平，字形消隐。消隐控制电 路如图 3-4 所示。 消隐输出 J 的电平为 如不考虑消隐 BI 项，便得 J=（ B+C D 据上式，当输入 BCD 弋码从 1010-1111 时，J 端都为“ 1”电平，从而使显示器中的字形 消隐。 输 入 输 出 LE BI LI D C B a b c d e f g 显示 X X 0 X X X X； 匸 1 1 1

5、 1 1 1 1 8 X 0 1 X X X X 0 0 0 0 0 0 0 消隐 0 1 1 0 0 0 0 1 1 1 1 1 1 0 0 0 1 1 0 0 0 1 0 1 1 0 0 0 0 1 0 1 1 0 0 1 0 1 1 0 1 1 0 1 2 0 1 1 0 0 1 1 1 1 1 1 0 0 1 3 0 1 1 0 1 0 0 0 1 1 0 0 1 1 4 0 1 1 0 1 0 1 1 0 1 1 0 1 1 5 0 1 1 0 1 1 0 0 0 1 1 1 1 1 6 0 1 1 0 1 1 1 1 1 1 0 0 0 0 7 0 1 1 1 0 0 0 1 1

6、1 1 1 1 1 8 0 1 1 1 0 0 1 1 1 1 0 0 1 1 9 J X - =(C+B D+BI 0 1 1 1 0 1 0 0 0 0 0 0 0 0 消隐 0 1 1 1 0 1 1 0 0 0 0 0 0 0 消隐 0 1 1 1 1 0 0 0 0 0 0 0 0 0 消隐 0 1 1 1 1 0 1 0 0 0 0 0 0 0 消隐 0 1 1 1 1 1 0 0 0 0 0 0 0 0 消隐 0 1 1 1 1 1 1 0 0 0 0 0 0 消隐 1 1 1 X X X X 锁 存 锁存 表 3-2 CD 4511 的真值表 CD4518/CC4518 是二、

7、十进制（8421 编码）同步加计数器，内含两个单元的加计数器，其功能表如真 值表所示。每单个单元有两个时钟输入端 CLK 和 EN，可用时钟脉冲的上升沿或下降沿触发。由表可知，若 用 ENABLE 信号下降沿触发，触发信号由 EN 端输入，CLK 端置“0”；若用 CL C K信号上升沿触发，触发 信号由 CL C K端输入，ENABLE 端置“ 1” RESET 端是清零端，RESET 端置“ 1 时，计数器各端输岀端 Q1Q4 均为“ 0,只有 RESET 端置“ 0 时，CD4518 才开始计数。 CD4518 采用并行进位方式，只要输入一个时钟脉冲，计数单元 Q1 翻转一次；当 Q1

8、为 1，Q4 为 0 时， 每输入一个时钟脉冲，计数单元 Q2 翻转一次；当 Q 仁 Q2=1 时，每输入一个时钟脉冲 Q3 翻转一次；当 Q 仁 Q2=Q3=1 或 Q 仁 Q4=1 时，每输入一个时钟脉冲 Q4 翻转一次。这样从初始状态（ “ 0 态）开始计 数，每输入 10 个时钟脉冲，计数单元便自动恢复到 “0态。若将第一个加计数器的输岀端 Q4A 作为第二个 加计数器的输入端 ENB 的时钟脉冲信号，便可组成两位 8421 编码计数器，依次下去可以进行多位串行计 数。 CD4520/CC4520 为二进制加计数器，由两个相同的内同步 4 级计数器构成。计数器级为 D 型触发器，具 有

9、内部可交换 CP和 EN 线，用于在时钟上升沿或下降沿加计数。在单个单元运算中， EN 输入保持高电平， 且在 CP上升沿进位。CR线为高电平时，计数器清零。计数器在脉动模式可级联，通过将 Q3 连接至下一 计数器的 EN输入端可实现级联，同时后者的 CP 输入保持低电平。 引脚功能： 引脚 符号 功能 1 9 CLOCK 时钟输入端 7 15 RESET 消除端 2 10 ENABLE 计数允许控制端 3 4 5 6 Q1A-Q4A 计数输出端 11 12 13 14 Q1B-Q4B 计数输出端 8 VSS 地 16 VDD 电源正 CD4518 CD4520 CD4518 CD4520 引

10、脚图 CD4518 CD4518 逻辑图 CD4520 CD4520 逻辑图 真值表功能: CL C K ENABLE RESET ACTION 上升沿 1 0 加计数 0 下降沿 0 加计数 下降沿 X 0 不变 X 上升沿 0 不变 上升沿 0 0 不变 1 下降沿 0 不变 X X 1 Q0 Q4=0 CD4518 CD4520 CD4518 CD4520 时序图 典型应用电路： 纹波串联 4 4 个计数器正极性边缘触发 同步串联二进制计数器负边缘触发 功能图 极限参数: DC Supply Voltage Range, (VDD) -0.5V to +20V (Voltage Refere need to VSS Termi nals) nput Voltage Ra nge, All In puts 输入电压范围，所有投入 -0.5V to VDD