《数字芯片设计实训》实验指导书

1、数字芯片设计实训实验指导书编写人：许一男审核人：金永镐延边大学工学院电子信息通信学科目 录一、基础实验部分实验一 Quartus 软件安装与测试11实验二 全加器的Verilog HDL程序设计与FPGA应用11实验三 串行进位加法器的Verilog HDL程序设计与FPGA应用11实验四 选择器的Verilog HDL程序设计与FPGA应用11实验五 译码器的Verilog HDL程序设计与FPGA应用11实验六 编码器的Verilog HDL程序设计与FPGA应用11实验七 比较器的Verilog HDL程序设计与FPGA应用11二、选做实验部分实验八 移位器的Verilog HDL程序设

2、计与FPGA应用11实验九 存储器的Verilog HDL程序设计与FPGA应用11实验十 串行/并行转换器的Verilog HDL程序设计与FPGA应用11实验十一 触发器的Verilog HDL程序设计与FPGA应用11实验十二 计数器的Verilog HDL程序设计与FPGA应用11三、创新实验部分实验十三 时序电路系统设计与FPGA应用11实验十四 ModelSim软件安装与测试 11实验十五 FPGA设计与逻辑分析仪的应用11实验一 Quartus 软件安装与测试一、实验目的1. 熟悉Quartus 软件的安装。2. 熟悉ADS软件的安装。二、实验仪器及材料1. 电脑2. Quart

3、us 软件3. ADS软件三、预习要求1. 预习半加器的工作原理。2. 预习半加器的Verilog HDL程序设计。四、实验内容首先总体上介绍数字芯片设计的软件环境， 然后按照以下顺序来进行安装软件-Quartus 软件安装、设置license、安装ADS软件。软件安装结束之后设计半加器的Verilog HDL程序，并进行功能仿真和时序仿真。内容1. Quartus 软件安装（1）在D盘里创建“quartus40”的文件夹，并在此文件夹里安装Quartus 软件的相关程序；（2）执行“install”，并进行安装Quartus 软件。内容2. 设置license（1）复制老师提供的“sys_c

4、pt.dll”文件，并覆盖在“D:quartus40/bin”文件夹里的sys_cpt.dll文件；（2）复制老师提供的“license.dat”文件，并粘贴在“D:quartus40”文件夹里面；（3）运行CMDipconfig/all，复制Physical Address（如；000AA7B50010）； 记事本来打开“D:quartus40 license.dat”文件； 所有的HOSTID数据替换成Physical Address数据，并保存；内容3. 安装ADS软件。内容4. 设计半加器的Verilog HDL程序；（1）在E盘里创建ha的文件夹，并在此文件夹里保存半加器的相关程序；

5、（2）半加器的程序设计；module HA (x, y ,S, C); input x, y; output S, C; xor (S, x, y); and (C, x, y);endmodule （3）半加器的逻辑电路结构；（4）进行功能仿真和时序仿真，并验证。五、实验报告1. 设计出半加器的真值表。2. 利用Quartus 调试出真值表相应的输入/输出波形图，并进行分析。六、思考题1. 理论上的波形图和Quartus 软件来仿真出来的波形图之间存在什么关系？为什么？实验二 全加器的Verilog HDL程序设计与FPGA应用一、实验目的1. 利用半加器来设计全加器。2. 熟悉模块化设计方

6、法和调用程序方法。3. 熟悉使用FPGA与逻辑分析仪。二、实验仪器及材料1. 电脑2. Quartus 软件及ADS软件3. FPGA开发板4. 逻辑分析仪三、预习要求1. 预习全加器的工作原理。2. 预习半加器、全加器的Verilog HDL程序设计。四、实验内容首先总体上介绍系统级的模块化设计方法，然后设计半加器的Verilog HDL程序，并通过功能仿真和时序仿真来验证。利用模块化设计方法来实现全加器的Verilog HDL程序，并通过功能仿真和时序仿真来验证。可以利用全加器的数学表达式来直接实现全加器的Verilog HDL程序。利用FPGA开发板来实现全加器，并利用逻辑分析仪来验证。

7、内容1. 基于半加器程序的全加器系统设计（1）设计半加器的Verilog HDL程序，并通过功能仿真和时序仿真来验证；（2）利用模块化设计方法来实现全加器的Verilog HDL程序，并通过功能仿真和时序仿真来验证；（3）利用FPGA开发板来实现全加器，并利用逻辑分析仪来验证；（4）全加器的模块图（假设半加器的程序名为HA.v）；（5）全加器的Verilog HDL程序（全加器的程序名设定为FA.v）；module FA (Xi,Yi,Ci,Sout,Cout); input Xi, Yi; output Sout, Cout; wire S,C; HA stage0 (Xi,Yi,S,C);

8、 HA stage1 (Ci,S,Sout,Cout);endmodule 内容2. 利用全加器的数学表达式来直接实现全加器（1）全加器的数学表达式（2）全加器的Verilog HDL程序（全加器的程序名设定为FA.v）；module FA (Cin, x, y, s, Cout); input Cin, x, y; output s, Cout; assign s=xyCin; assign Cout=(x&Y)|(x&Cin)|(y&Cin);endmodule内容3. 通过Quartus 软件的时序仿真和功能仿真来验证；内容4. 下载到FPGA开发板，并通过逻辑分

9、析仪来验证。五、实验报告1. 设计出全加器的真值表。2. 利用Quartus 调试出真值表相应的输入/输出波形图，并进行分析。六、思考题1. 在全加器设计过程中，调用半加器的设计方法和直接利用数学表达式方法来实现全加器之后输出结果有什么不一样？为什么？实验三 串行进位加法器的Verilog HDL程序设计与FPGA应用一、实验目的1. 利用半加器、全加来设计串行进位加法器（4位数）。2. 熟悉模块化设计方法和调用程序方法。3. 熟悉使用FPGA与逻辑分析仪。二、实验仪器及材料1. 电脑2. Quartus 软件及ADS软件3. FPGA开发板4. 逻辑分析仪三、预习要求1. 预习串行进位加法器

10、的工作原理。2. 预习半加器、全加器的Verilog HDL程序设计。四、实验内容内容1. 设计半加器Verilog HDL程序，半加器的程序名设定为HA.v，并通过功能仿真和时序仿真来验证; module HA (x, y ,S, C);内容2. 设计全加器Verilog HDL程序，全加器的程序名设定为FA.v，并通过功能仿真和时序仿真来验证；module FA (Xi,Yi,Ci,Sout,Cout);内容3. 设计4位数串行进位加法器的模块图(程序名设定为adder4.v)；内容4. 设计4位数串行进位加法器的Verilog HDL程序；module adder4 (Cin,x,y,s

11、,Cout); input Cin; input 3:0 x, y; output 3:0 s; output Cout; wire 3:1 c; FA stage0 (Cin, x0, y0, s0,c1);FA stage1 (c1, x1, y1, s1,c2);FA stage2 (c2, x2, y2, s2,c3);FA stage3 (c3, x3, y3, s3,Cout);endmodule内容5. 下载到FPGA开发板，并通过逻辑分析仪来验证。内容6. 测试程序；timescale 1ns/1nsmodule tb_adder4; reg Cin; reg 3:0 x,y;

12、 wire 3:0 s; wire Cout;Adder4 M_Adder4 (.Cin(Cin), .x(x), .y(y),.s(s),.Cout(Cout);initial begin Cin=1'b0; x=3'b0; y=3'b0; #50 Cin=1'b1; x=3'b010; y=3'b101; #50 Cin=1'b1; x=3'b110; y=3'b010; endendmodule五、实验报告1. 设计出串行进位加法器（4位数）的真值表。2. 利用Quartus 调试出真值表相应的输入/输出波形图，并进

13、行分析。六、思考题1. 整个系统的延迟时间是多少？实验四 选择器的Verilog HDL程序设计与FPGA应用一、实验目的1. 设计2选1选择器的Verilog HDL程序。2. 利用2选1选择器模块来实现4选1、8选1选择器。3. 熟悉模块化设计方法和调用程序方法。4. 熟悉使用FPGA与逻辑分析仪。二、实验仪器及材料1. 电脑2. Quartus 软件及ADS软件3. FPGA开发板4. 逻辑分析仪三、预习要求1. 预习选择器的工作原理。2. 预习多选1选择器的模块图设计方法与Verilog HDL程序设计。四、实验内容内容1. 2选1选择器的Verilog HDL程序设计（程序名设定为m

14、ux2to1.v）（1）2选1选择器的逻辑电路图；（2）设计2选1选择器的Verilog HDL程序，并通过功能仿真和时序仿真来验证；module mux2to1 (w0, w1, s, f); input w0, w1, s; output f; assign f = s ? w1 : w0;endmodule（3）利用FPGA开发板来实现全加器，并利用逻辑分析仪来验证；（4）2选1选择器的测试程序；timescale 1ns/1nsmodule tb_mux2to1; reg 1:0 w; reg s; wire f; parameter DELAY=10;mux2to1 M2to1 (.

15、w(w), .s(s), .f(f); initial begin w=2'b10; s=1'b0; #DELAY s=1; #(DELAY*2) s=0; #(DELAY*4) s=1; #(DELAY*2) s=0; #(DELAY*3) s=1; #(DELAY*100) $finish; endendmodule；内容2. 4选1选择器的Verilog HDL程序设计（程序名设定为mux4to1.v）（1）4选1选择器的逻辑电路图；（2）设计4选1选择器的Verilog HDL程序，并通过功能仿真和时序仿真来验证；module mux4to1 (w0, w1, w2,

16、w3, s, f); input w0, w1, w2, w3; input 1:0 s; output f; assign f=s1?(s0?w3:w2):(s0?w1:w0);endmodule（3）利用FPGA开发板来实现全加器，并利用逻辑分析仪来验证；（4）4选1选择器的测试程序；timescale 1ns/1nsmodule tb_mux4to1; reg w0, w1, w2, w3; reg 1:0 s; wire f; parameter DELAY=50;mux4to1 M4to1 (.w0(w0), .w1(w1), .w2(w2), .w3(w3), .s(s), .f(

17、f); initial begin w0=1'b0; w1=1'b1; w2=1'b0; w3=1'b1; s=2'b0; #DELAY s=2'b01; #(DELAY*2) s=2'b11; #(DELAY*4) s=2'b10; #(DELAY*20) s=2'b00; #(DELAY*3) s=2'b01; #(DELAY*300) $finish; endendmodule（5）直接设计4选1选择器的Verilog HDL程序；module mux4to1 (w0, w1, w2, w3, s, f);

18、input w0, w1, w2, w3; input 1:0 s; output reg f; always (*) if (s=2b00) f = w0; else if (s=2b01) f = w1; else if (s=2b10) f = w2; else f = w3;endmodule内容3. 8选1选择器的Verilog HDL程序设计（程序名设定为mux8to1.v）（1）8选1选择器的模块图；（2）设计8选1选择器的Verilog HDL程序，并通过功能仿真和时序仿真来验证；module mux8to1 (w,s,f); input 7:0 w; input 2:0 s;

19、 output f; wire 1:0 M; mux4to1 mux1 (w3:0,s1:0,M0); mux4to1 mux2 (w7:4,s1:0,M1); mux2to1 mux3 (M1:0,s2,f);endmodule （3）利用FPGA开发板来实现全加器，并利用逻辑分析仪来验证；五、实验报告1. 设计出2选1选择器、4选1选择器、8选1选择器的真值表。2. 利用Quartus 调试出真值表相应的输入/输出波形图，并进行分析。六、思考题1. 16选1选择器的设计方法一共有多少？实验五 译码器的Verilog HDL程序设计与FPGA应用一、实验目的1. 设计2到4译码器的Veril

20、og HDL程序。2. 利用2到4译码器模块来实现4到16译码器。3. 熟悉模块化设计方法和调用程序方法。4. 熟悉使用FPGA与逻辑分析仪。二、实验仪器及材料1. 电脑2. Quartus 软件及ADS软件3. FPGA开发板4. 逻辑分析仪三、预习要求1. 预习译码器的工作原理。2. 预习译码器的模块图设计方法与Verilog HDL程序设计。四、实验内容内容1. 2到4译码器的Verilog HDL程序设计（程序名设定为dec2to4.v）（1）设计2到4译码器的Verilog HDL程序，并通过功能仿真和时序仿真来验证；module dec2to4 (W, En, Y); input

21、1:0 W; input En; output reg 3:0 Y; always (En, W) case (En, W) 3b100: Y = 4b0001; 3b101: Y = 4b0010; 3b110: Y = 4b0100; 3b111: Y = 4b1000; default: Y = 4b0000; endcaseendmodule（3）利用FPGA开发板来实现全加器，并利用逻辑分析仪来验证；（4）2到4译码器的测试程序；timescale 1ns/1nsmodule tb_dec2to4; reg 1:0 W; reg En; wire 3:0 Y; parameter D

22、ELAY=50;dec2to4 D2to4 (.W(W), .En(En), .Y(Y); initial begin W=2'b00; En=1'b0; #(DELAY*2) En=1'b1; W=2'b00; #(DELAY*2) En=1'b1; W=2'b01; #(DELAY*2) En=1'b1; W=2'b11; #(DELAY*2) En=1'b1; W=2'b00; #(DELAY*2) En=1'b1; W=2'b01; #(DELAY*30) $finish; endendmo

23、dule内容2. 4到16译码器的Verilog HDL程序设计（程序名设定为dec4to16.v）（1）4到16译码器的模块图；（2）设计4到16译码器的Verilog HDL程序，并通过功能仿真和时序仿真来验证；module dec4to16 (W, En, Y); input 3:0 W; input En; output 15:0 Y; wire 3:0 M; dec2to4 Dec1 (W3:2, En, M3:0); dec2to4 Dec2 (W1:0, M0,Y3:0); dec2to4 Dec3 (W1:0, M1, Y7:4); dec2to4 Dec4 (W1:0, M2

24、, Y11:8); dec2to4 Dec5 (W1:0, M3, Y15:12);endmodule（3）利用FPGA开发板来实现全加器，并利用逻辑分析仪来验证；五、实验报告1. 设计出2到4译码器、4到16译码器的真值表。2. 利用Quartus 调试出真值表相应的输入/输出波形图，并进行分析。实验六 编码器的Verilog HDL程序设计与FPGA应用一、实验目的1. 设计4到2编码器的Verilog HDL程序。2. 熟悉使用FPGA与逻辑分析仪。二、实验仪器及材料1. 电脑2. Quartus 软件及ADS软件3. FPGA开发板4. 逻辑分析仪三、预习要求1. 预习译码器的工作原理

25、。2. 预习译码器的模块图设计方法与Verilog HDL程序设计。四、实验内容内容1. 4到2编码器的Verilog HDL程序设计（程序名设定为enc4to2.v）（1）设计4到2编码器的Verilog HDL程序，并通过功能仿真和时序仿真来验证；module enc4to2 (W, Y); input 3:0 W; output 1:0 Y; reg 1:0 Y;always (W, Y) begin if (W=4'b0001) Y = 2'b00; else if (W=4'b0010) Y = 2'b01; else if (W=4'b010

26、0) Y = 2'b10; else if (W=4'b1000) Y = 2'b11; else Y = 2'bx; end endmodule（3）利用FPGA开发板来实现全加器，并利用逻辑分析仪来验证；五、实验报告1. 设计出4到2编码器的真值表。2. 利用Quartus 调试出真值表相应的输入/输出波形图，并进行分析。实验七 比较器的Verilog HDL程序设计与FPGA应用一、实验目的1. 设计具有大于、等于、小于功能比较器的Verilog HDL程序。2. 熟悉使用FPGA与逻辑分析仪。二、实验仪器及材料1. 电脑2. Quartus 软件及ADS

27、软件3. FPGA开发板4. 逻辑分析仪三、预习要求1. 预习比较器的工作原理。2. 预习多功能比较器的设计思路与Verilog HDL程序设计。四、实验内容内容1. 具有大于、等于、小于功能的4位比较器（程序名设定为cmopare4.v）（1）设计比较器的Verilog HDL程序，并通过功能仿真和时序仿真来验证；module cmopare4 (A, B, AeqB, AgtB, AltB); input 3:0 A, B; output reg AeqB, AgtB, AltB; always (A, B) begin AeqB = 0; AgtB = 0; AltB = 0; if (

28、A = B) AeqB = 1; else if (A > B) AgtB = 1; else AltB = 1; endendmodule（3）利用FPGA开发板来实现全加器，并利用逻辑分析仪来验证；五、实验报告1. 设计出具有大于、等于、小于功能比较器的真值表。2. 利用Quartus 调试出真值表相应的输入/输出波形图，并进行分析。实验八 移位器的Verilog HDL程序设计与FPGA应用一、实验目的1. 设计向右/向左移位器的Verilog HDL程序。2. 熟悉多位移位器的设计方法。3. 熟悉使用FPGA与逻辑分析仪。二、实验仪器及材料1. 电脑2. Quartus 软件及A

29、DS软件3. FPGA开发板4. 逻辑分析仪三、预习要求1. 预习移位器的工作原理。2. 预习移位器的模块图设计方法与Verilog HDL程序设计。四、实验内容内容1. 向右1位的4位数移位器的Verilog HDL程序设计（程序名设定为shift4.v）（1）设计向右1位的4位数移位器的模块图；（2）设计4位数移位器的Verilog HDL程序，并通过功能仿真和时序仿真来验证；module shift4 (W, Shift, Y, k); input 3:0 W; input Shift; output reg 3:0 Y; output reg k; always (W, Shift)

30、begin if (Shift) begin Y3 = 0; Y2:0 = W3:1; k = W0; end else begin Y = W; k = 0; end endendmodule（3）利用FPGA开发板来实现全加器，并利用逻辑分析仪来验证；内容2. 4到16译码器的Verilog HDL程序设计（程序名设定为shift40.v）（1）利用“>>”功能来设计4位数移位器的Verilog HDL程序，并通过功能仿真和时序仿真来验证；module shift40 (W, Shift, Y, k); input 3:0 W; input Shift; output reg

31、3:0 Y; output reg k; always (W, Shift) begin if (Shift) begin Y = W >> 1; k = W0; end else begin Y = W; k = 0; end endendmodule（2）利用FPGA开发板来实现全加器，并利用逻辑分析仪来验证；内容3. 向左1位的4位数移位器的Verilog HDL程序设计（程序名设定为shift4R.v）（1）利用“<<”功能来设计4位数移位器的Verilog HDL程序，并通过功能仿真和时序仿真来验证；（2）利用FPGA开发板来实现全加器，并利用逻辑分析仪来验证

32、；五、实验报告1. 设计出向右1位的4位数移位器的真值表。2. 利用Quartus 调试出真值表相应的输入/输出波形图，并进行分析。实验九 存储器的Verilog HDL程序设计与FPGA应用一、实验目的1. 设计具有读写功能、只读功能存储器的Verilog HDL程序。2. 熟悉多种存储器的设计方法。3. 熟悉使用FPGA与逻辑分析仪。二、实验仪器及材料1. 电脑2. Quartus 软件及ADS软件3. FPGA开发板4. 逻辑分析仪三、预习要求1. 预习存储器的工作原理。2. 预习存储器的Verilog HDL程序设计。四、实验内容内容1. 设计具有读写功能的64*22存储器的Veril

33、og HDL程序（程序名设定为ram64by22.v）（1）设计模块图；（2）设计具有读写功能的64*22存储器的Verilog HDL程序，并通过功能仿真和时序仿真来验证；module ram64by22(clk, read_en, in_data, write_en, addr, out_data); input clk, read_en, write_en; input 21:0 in_data; input 5:0 addr; / 64 = 0 63 output 21:0 out_data; wire 21:0 out_data; reg 21:0 mem_data 63:0; /w

34、rite always (posedge clk) begin if(write_en) mem_dataaddr<=in_data; else mem_dataaddr<=mem_dataaddr; end / read assign out_data = (read_en=1) ? mem_dataaddr : 22'b0;endmodule（3）利用FPGA开发板来实现全加器，并利用逻辑分析仪来验证；内容2. 具有只读功能8*6ROM存储器的Verilog HDL程序（程序名设定为rom8to6.v）（1）设计Verilog HDL程序，并通过功能仿真和时序仿真来验证

35、；module rom8to6 (address, rom_out); input 2:0 address; output 5:0 rom_out; reg 5:0 rom_out; always (address) begin case (address) 3'd0: rom_out <= 6'd0; 3'd1: rom_out <= 6'd1; 3'd2: rom_out <= 6'd4; 3'd3: rom_out <= 6'd9; 3'd4: rom_out <= 6'd16;

36、 3'd5: rom_out <= 6'd25; 3'd6: rom_out <= 6'd36; 3'd7: rom_out <= 6'd49; endcase endendmodule（2）利用FPGA开发板来实现存储器，并利用逻辑分析仪来验证；五、实验报告1. 设计各类型存储器的真值表。2. 利用Quartus 调试出真值表相应的输入/输出波形图，并进行分析。实验十 串行/并行转换器的Verilog HDL程序设计与FPGA应用一、实验目的1. 设计串行/并行转换器的Verilog HDL程序。2. 熟悉使用FPGA与逻辑分

37、析仪。二、实验仪器及材料1. 电脑2. Quartus 软件及ADS软件3. FPGA开发板4. 逻辑分析仪三、预习要求1. 预习串行/并行转换器的工作原理。2. 预习串行/并行转换器的Verilog HDL程序设计。四、实验内容内容1. 设计串行输入/并行输出（8位）转换器的Verilog HDL程序（程序名设定为s_to_p.v）（1）设计模块图；（2）设计Verilog HDL程序，并通过功能仿真和时序仿真来验证；module s_to_p (clk, rst, x, y); input clk, rst, x; output 8:1 y; reg 8:1 y; reg 8:1 Byte

38、; reg 3:0 Cnt; always(posedge clk or negedge rst) begin if (!rst) begin Cnt = 'b0; Byte = 'b0; y = 'b0; end else begin Cnt <= Cnt + 1'b1; ByteCnt <= x; if (Cnt=4'd9) y <= Byte; else y <= y; end end endmodule（3）利用FPGA开发板来实现全加器，并利用逻辑分析仪来验证；内容2. 设计并行输入/串行输出的Verilog HDL程序

39、（程序名设定为p_to_s.v）（1） 设计4个输入（每个输入信号为4位数）/1个输出（4位数）的模块图（2）设计Verilog HDL程序，并通过功能仿真和时序仿真来验证；module p_to_s (s, x1, x2, x3, x4, y);input 1:0s;input 3:0 x1, x2, x3, x4;output 3:0 y;reg 3:0 y;always(s or x1 or x2 or x3 or x4 or y)begin case(s)2'b00 : y = x1;2'b01 : y = x2;2'b10 : y = x3;2'b11

40、 : y = x4;endcaseendendmodule（3）利用FPGA开发板来实现存储器，并利用逻辑分析仪来验证；五、实验报告1. 设计各并行输入/串行输出转换器的真值表。2. 利用Quartus 调试出真值表相应的输入/输出波形图，并进行分析。实验十一 触发器的Verilog HDL程序设计与FPGA应用一、实验目的1. 设计基本RS锁存器、门控RS锁存器、D触发器、JK触发器的Verilog HDL程序。2. 熟悉使用FPGA与逻辑分析仪。二、实验仪器及材料1. 电脑2. Quartus 软件及ADS软件3. FPGA开发板4. 逻辑分析仪三、预习要求1. 预习基本RS锁存器、门控R

41、S锁存器、D触发器、JK触发器的工作原理。2. 预习基本RS锁存器、门控RS锁存器、D触发器、JK触发器的Verilog HDL程序设计。四、实验内容内容1. 设计基本RS锁存器的Verilog HDL程序（程序名设定为NOR_LATCH.v）（1）设计模块图；（2）设计Verilog HDL程序，并通过功能仿真和时序仿真来验证；module NOR_LATCH (R,S,Q,Qbar); input R, S; output Q, Qbar; nor U1 (Q, R, Qbar); nor U2( Qbar, S, Q);endmodule（3）利用FPGA开发板来实现全加器，并利用逻辑分

42、析仪来验证；内容2. 设计门控RS锁存器的Verilog HDL程序（程序名设定为RS.v）（1） 设计模块图（2）设计Verilog HDL程序，并通过功能仿真和时序仿真来验证；module RS (clk,R,S,Q,Qbar); input clk, R, S; output Q, Qbar; reg Rp, Sp; and U0 (Rp, clk, R); and U1 (Sp, clk, S); nor U2 (Q, Rp, Qbar); nor U3( Qbar, Sp, Q);endmodule（3）利用FPGA开发板来实现存储器，并利用逻辑分析仪来验证；内容3. 设计D触发器的

43、Verilog HDL程序（程序名设定为DFF.v）（1） 设计模块图（2）设计Verilog HDL程序，并通过功能仿真和时序仿真来验证；module DFF (D, Clk, Reset, Q); input D, Clk, Reset; output reg Q;always (negedge Reset or posedge Clk) begin if (!Reset) Q <=0; else Q < = D; end endmodule（3）利用FPGA开发板来实现存储器，并利用逻辑分析仪来验证；内容4. 设计JK触发器的Verilog HDL程序（程序名设定为JKFF.

44、v）（1） 设计模块图（2）设计Verilog HDL程序，并通过功能仿真和时序仿真来验证；module JKFF (CLK,J,K,Q); input CLK, J, K; output Q; reg Q;always (posedge CLK) case (J,K) 2'b01: Q <= 0; / J=0,K=1 => Q=0 2'b10: Q <= 1; / J=1,K=0 => Q=1 2'b11: Q <= Q; / J=1,K=1 => Q=Q endcaseendmodule（3）利用FPGA开发板来实现存储器，并利用

45、逻辑分析仪来验证；五、实验报告1. 设计各触发器的真值表。2. 利用Quartus 调试出真值表相应的输入/输出波形图，并进行分析。实验十二 计数器的Verilog HDL程序设计与FPGA应用一、实验目的1. 设计递增计数器的Verilog HDL程序。2. 熟悉使用FPGA与逻辑分析仪。二、实验仪器及材料1. 电脑2. Quartus 软件及ADS软件3. FPGA开发板4. 逻辑分析仪三、预习要求1. 预习递增计数器的工作原理。2. 预习递增计数器的Verilog HDL程序设计。四、实验内容内容. 设计4位递增计数器的Verilog HDL程序（程序名设定为upcount.v）（1）设计Verilog HDL程序，并通过功能仿真和时序仿真来验证；module upcount (Rst, Clk, E, Q); input Rst, Clk, E; output reg 3:0 Q; always (negedge Rst, posedge Clk) if (!Rst) Q <=0; else if (E) Q <= Q+1b1; / 1endmodule（2）利用FPGA开发板来实现全加器，并利用逻辑分析仪来验证；五、实验报告1. 设计4位递减计数器的真值表。2. 利用Quartus 调试出真值表相应的输入/输出波形图，并进行分析。实验十三 时序电路系统