北邮大二下数电实验报告

1、北京邮电大学数字电路与逻辑设计实验 学院： 班级： 姓名： 学号： 班内序号：实验一1、 实验名称Quartus II 原理图输出法设计（1） 半加器2、 实验任务要求用逻辑门设计实现一个半加器，仿真验证其功能，并生成新的半加器图形模块单元。3、 设计思路和过程设计思路 半加器电路是指对两个输入数据位进行加法，输出一个结果位和进位，不产生进位输入的加法器电路，是实现两个一位二进制数的加法运算电路。数据输入：被加数AI、加数BI数据输出：半加和SO、进位CO 设计过程(1)列出真值表输入输出AIBISOCO0000011010101101*表中两个输入是加数AI和BI，输出有一个是和S

2、O，另一个是进位CO。(2)根据真值表写出输出逻辑表达式该电路有两个输出端，属于多输出组合数字电路，电路的逻辑表达式如下：,。所以，可以用一个两输入异或门和一个两输入与门实现。实验原理图4、 仿真波形图及分析 根据仿真波形对比半加器真值表，可以确定电路实现了半加器的功能。但我们也可以发现输出SO出现了静态功能冒险，要消除该冒险可以加入相应的选通脉冲。（2） 全加器二、实验任务要求用实验内容1中生成的半加器模块和逻辑门设计实现一个全加器，仿真验证其功能，并下载到实验板测试，要求用拨码开关设定输入信号，发光二极管显示输出信号。三、设计思路和过程设计思路全加器与半加器的区别在于全加器有一个低进位CI

3、，从外部特性来看，它是一个三输入两输出的器件。设计过程(1) 全加器的真值表如下输入输出AIBICISOCO0000000110010100110110010101011100111111*其中AI为被加数，BI为加数，CI为相邻低位来的进位数。输出本位和为SO，向相邻高位进位数为CO。(2)根据真值表写出逻辑表达式：,根据逻辑表达式，可以知道只要在半加器的基础上再加入一个异或门、一个两输入与门和两输入或门即可实现全加器。实验原理图四、仿真波形图及分析根据仿真波形对比全加器真值表，可以确定电路实现了全加器的功能。（三）3线8线译码器二、实验任务要求 用3线8线译码器（74LS138）和逻辑门设

4、计实现函数,仿真验证其功能，并下载到实验板测试。要求用拨码开关设定输入信号，发光二极管显示输出信号。三、设计思路和过程设计思路 74LS138是一个3线8线的译码器，其输出为低电平有效，使能端G1为高电平有效，G2、G3为低电平有效，当其中一个为高电平，输出端全部为1。在中规模集成电路中译码器的几种型号里，74LS138使用最广泛。  要实现的函数用最小项表示如下： F(C,B,A)=m(0,2,4,7)只要将相应输出用一个四输入与非门实现即可。注意(1)74LS138的输出是低电平有效，故实现逻辑功能时，输出端不可接或门及或非门（因为每次仅一个为低电平，其余皆为高电平）；

5、 (2)74LS138与前面不同的是，其有使能端，故使能端必须加以处理，否则无法实现需要的逻辑功能。实验原理图四、仿真波形图及分析当且仅当ABC输入为000、010、100、111时，F=1；可知电路实现了函数。实验二1、 实验名称VHDL组合逻辑电路设计（一）奇校验器2、 实验任务要求用VHDL语言设计实现一个4位二进制奇校验器，输入奇数个1时，输出为1，否则输出为0，仿真实现验证其功能，并下载到实验板测试。要求用拨码开关设定输入信号，发光二极管显示输出信号。3、 设计思路和过程输入元素：a3,a2,a1,a0输出元素：b输入输出a3a2a1a0b00000000110010100

6、110010010101001100011111000110010101001011111000110111110111110四、VHDL程序LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY hy_check IS PORT(a: IN STD_LOGIC_VECTOR (3 downto 0);b: OUT STD_LOGIC);end hy_check;ARCHITECTURE hy_arch OF hy_check IS BEGINPROCESS(a)BEGINCASE a ISWHEN"0000" => b <

7、;='0' WHEN"0001" => b <='1' WHEN"0010" => b <='1' WHEN"0011" => b <='0' WHEN"0100" => b <='1' WHEN"0101" => b <='0' WHEN"0110" => b <='0' WHEN"

8、0111" => b <='1' WHEN"1000" => b <='1' WHEN"1001" => b <='0' WHEN"1010" => b <='0'WHEN"1011" => b <='1'WHEN"1100" => b <='0'WHEN"1101" => b <=

9、9;1'WHEN"1110" => b <='1'WHEN"1111" => b <='0'END CASE;END PROCESS;END;5、 仿真波形图及分析根据仿真波形对比奇校验码的真值表，可以确定电路实现了奇校验器的功能。(2) 数码管译码器二、实验任务要求 用VHDL语言设计实现一个共阴极7段数码管译码器，仿真验证其功能，并下载到实验板测试。要求用拨码开关设定输入信号，7段数码管显示输出信号。3、 设计思路和过程输入元素：A3A0输出元素：B6B0，C5C0输入输出A3A2A1A

10、0B6B5B4B3B2B1B000001111110000101100000010110110100111111001010001100110101101101101101011111011111100001000111111110011111011*真值表由数码管显示的原理确定。四、VHDL程序LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY hy_encoder1 ISPORT(A:IN STD_LOGIC_VECTOR(3 DOWNTO 0); B:OUT STD_LOGIC_V

11、ECTOR(6 DOWNTO 0); C:OUT STD_LOGIC_VECTOR(5 DOWNTO 0);END hy_encoder1;ARCHITECTURE encoder_arch OF hy_encoder1 ISBEGINPROCESS(A)BEGINC<="101111" CASE A ISWHEN"0000"=>B<="1111110"-0WHEN"0001"=>B<="0110000"-1WHEN"0010"=>B<

12、;="1101101"-2WHEN"0011"=>B<="1111001"-3WHEN"0100"=>B<="0110011"-4WHEN"0101"=>B<="1011011"-5WHEN"0110"=>B<="1011111"-6WHEN"0111"=>B<="1110000"-7WHEN"1000&qu

13、ot;=>B<="1111111"-8WHEN"1001"=>B<="1111011"-9WHEN OTHERS=>B<="ZZZZZZZ"END CASE;END PROCESS;END encoder_arch;五、仿真波形图及分析 根据仿真波形对比数码管译码器的真值表，可以确定实现了数码管译码器的功能。（三）8421码到余三码二、实验任务要求 用VHDL语言设计实现一个8421码转换为余3码的代码转换器，仿真验证其功能，并下载到实验板测试。要求用拨码开关设定输入信号，发光二

14、极管显示输出信号。.三、设计思路和过程输入数据：A3A0输出数据：B3B0输入输出A3A2A1A0B3B2B1B000000011000101000010010100110110010001110101100001101001011110101000101110011100*余三码就是在8421码的基础上+3。4、 VHDL程序LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY hy_trans1 ISPORT(A:IN STD_LOGIC_VECTOR(3 DOWNTO 0); B:O

15、UT STD_LOGIC_VECTOR(3 DOWNTO 0);END hy_trans1;ARCHITECTURE trans_ex3 OF hy_trans1 ISBEGINPROCESS(A)BEGINCASE A ISWHEN "0000"=>B<="0011"WHEN "0001"=>B<="0100"WHEN "0010"=>B<="0101"WHEN "0011"=>B<="0110&

16、quot;WHEN "0100"=>B<="0111"WHEN "0101"=>B<="1000"WHEN "0110"=>B<="1001"WHEN "0111"=>B<="1010"WHEN "1000"=>B<="1011"WHEN "1001"=>B<="1100"WHEN OT

17、HERS=>B<="ZZZZ"END CASE;END PROCESS;END trans_ex3;5、 仿真波形图及分析根据仿真波形对比真值表，可以确定电路实现了8421码到余三码的转换。实验三1、 实验名称VHDL时序逻辑电路设计（一）分频器2、 实验任务要求用VHDL语言设计实现一个分频输出信号占空比为50%的分频器。要求在Quartus II 平台上设计程序并仿真验证设计。3、 设计思路和过程设计思路确定分频系数N后，以为计数标准，一旦计数满，输出。设计过程选取N=20，以0-4计数，到4取反。输入元素：clk,clear输出元素：clk_out4、 V

18、HDL程序LIBRARY IEEE;USE IEEE. STD_LOGIC_1164. ALL;USE IEEE. STD_LOGIC_UNSIGNED. ALL;ENTITY hy_div ISPORT(clk,clear:IN STD_LOGIC;clk_out:OUT STD_LOGIC);END hy_div;ARCHITECTURE a OF hy_div ISSIGNAL tmp:INTEGER RANGE 0 TO 9;SIGNAL clktmp:STD_LOGIC;BEGINPROCESS(clear,clk)BEGINIF clear='0' THEN tmp

19、<=0;ELSIF clk'event AND clk='1' THEN IF tmp=9 THEN tmp<=0; clktmp<=NOT clktmp;ELSE tmp<=tmp+1;END IF;END IF;END PROCESS;clk_out<=clktmp;END a;5、 仿真波形图及分析 分析仿真波形，可以确定电路实现了20倍分频的功能。（2） 十进制计数器二、实验任务要求用VHDL语言设计实现一个带异步复位的8421码十进制计数器，仿真验证其功能。3、 设计思路和过程设计思路满10异步复位。设计过程输入元素：clk,cl

20、ear输出元素：q3,q2,q1,q0四、VHDL程序LIBRARY IEEE;USE IEEE. STD_LOGIC_1164. ALL;USE IEEE. STD_LOGIC_ARITH. ALL;ENTITY hy_count ISPORT(clk,clear:IN STD_LOGIC;q:OUT STD_LOGIC_VECTOR(3 DOWNTO 0);END hy_count;ARCHITECTURE a OF hy_count ISSIGNAL cn:INTEGER RANGE 0 TO 9;BEGINPROCESS(clk)BEGINIF clear='0' TH

21、EN cn<=0;elsIF(clk'event AND clk='1') THENIF cn=9 THEN cn<=0;ELSE cn<=cn+1;END IF;END IF;END PROCESS;q<=CONV_STD_LOGIC_VECTOR(cn,4);END a;五、仿真波形图及分析 分析仿真波形，可以确定电路实现了十进制计数器的功能。（三）十进制计数器的数码管显示二、实验任务要求 将2中的8421码十进制计数器下载到实验板测试。要求用按键设定输入信号，发光二极管显示输入信号。三、设计思路和过程设计思路此系统中应包括分频器、十进制计数

22、器、数码管译码器。设计过程输入元素：ain,bin,cin输出元素：cout(0-6),cat(0-5)四、VHDL程序LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY hy_union ISPORT(ain:IN STD_LOGIC;bin:IN STD_LOGIC;cin:IN STD_LOGIC;cout:OUT STD_LOGIC_VECTOR(6 downto 0);cat:OUT STD_LOGIC_VECTOR(5 downto 0);end hy_union;ARCHITECTURE zonghe_arch OF hy_union

23、ISCOMPONENT div50m分频器PORT(clk_in : in std_logic;clk_out : out std_logic);END COMPONENT;COMPONENT hy_count计数器PORT(clk,clear:IN STD_LOGIC;q:OUT STD_LOGIC_VECTOR(3 downto 0);END COMPONENT;COMPONENT yima数码管译码器PORT(a:IN STD_LOGIC_VECTOR(3 downto 0);b:OUT STD_LOGIC_VECTOR(6 downto 0);c:OUT STD_LOGIC_VECTO

24、R(5 downto 0);end COMPONENT;SIGNAL d,e:STD_LOGIC;SIGNAL f:STD_LOGIC_VECTOR(3 downto 0);BEGINu1:div50m PORT MAP(clk_in=>ain,clk_out=>d);u2:hy_count PORT MAP(clk=>d,clear=>cin,q=>f);u3:yima PORT MAP(a=>f,b=>cout,c=>cat);END zonghe_arch;实验四1、 实验名称数码管扫描显示控制器设计与实现2、 实验任务要求 用VHDL语言

25、设计并实现六个数码管串行扫描电路，要求同时显示0、1、2、3、4、5这六个不同的数字图形到六个数码管上，仿真验证其功能，并下载到实验板测试。3、 设计思路和过程设计思路 多个数码管动态扫描显示，是将所有数码管的相同段并联在一起，通过选通信号分时控制各个数码管的公共端，循环依次点亮多个数码管，利用人眼的视觉暂留现象，只要扫描的频率大于50Hz，将看不到闪烁现象。当闪烁显示的发光二极管闪烁频率较高时，我们将观察到持续点亮的现象。同理，当多个数码管依次显示，当切换速度足够快时，我们将观察到所有数码管都是同时在显示。一个数码管要稳定显示要求显示频率大于50Hz，那么六个数码管则需要50*6=300Hz

26、以上才能看到持续稳定点亮的现象。 设计过程数据输入：clk,clear数据输出：B(0-6),C(0-5)4、 VHDL程序LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY HY ISPORT(clk,clear:IN STD_LOGIC; B:OUT STD_LOGIC_VECTOR(6 DOWNTO 0); C:OUT STD_LOGIC_VECTOR(5 DOWNTO 0);END HY;ARCHITECTURE behave OF HY IS SIGNAL tmp:I

27、NTEGER RANGE 0 TO 5; SIGNAL count:STD_LOGIC_VECTOR(5 DOWNTO 0);count决定哪个数码管有示数 SIGNAL f_temp:STD_LOGIC_VECTOR(6 DOWNTO 0);BEGIN p1:PROCESS(clk)排次序 BEGIN IF clk'EVENT AND clk='1' THEN IF tmp=5 THEN tmp<=0; ELSE tmp<=tmp+1; END IF; END IF; END PROCESS p1;p2:PROCESS(tmp)数码管显示数BEGINIF

28、(clear='0') THEN count<="111111" CASE tmp IS 依次逐个输出0-5WHEN 0=>count<="011111"f_temp<="1111110"-0WHEN 1=>count<="101111"f_temp<="0110000"-1WHEN 2=>count<="110111"f_temp<="1101101"-2WHEN 3=>count<="111