【精品】SPI时钟极性与时钟相位关系根本剖析

1、spi时钟极性与时钟相位关系根本剖析2011年11月21日有感而发时钟极性：sck空闲状态为低电平（时钟周期中第一个时钟沿也为低电平）吋钟相位：数据采样从第一个吋钟沿开始1、如果msb先发送，则mosi空闲状态与最高位相同2、如杲lsb先发送，则mosi空闲状态与最低位相同 时钟相位：数据采样从第二个时钟沿开始1、如果msb先发送，则mosi空闲状态与故低位相同2、如果lsb先发送，则mosi空闲状态与最高位相同吋钟极性：sck空闲状态为高电平（吋钟周期中第一个吋钟沿也为高电平） 吋钟相位：数据采样从第一个吋钟沿开始1、如果msb先发送，则mosi空闲状态与最高位相同2、如果lsb先发送，则m

2、osi空闲状态与最低位相同 时钟相位：数据采样从第二个时钟沿开始1、如果msb先发送，则mosi空闲状态与最低位相同2、如果lsb先发送，则mosi空闲状态与最高位相同sck( cpol=1 )sck ( cpol=0 )mosimisocpha= 1时spi总线数据传输是序2011年12月3日理解更本质如果cpol二0,且cpha二0,则一个吋钟周期是先低电平,再高电平如果 cpol = 0,且 cpha=1,则一个时钟周期是先高电平，再低电平如果cpol = 1,且cpha = 0,则一个时钟周期是先高电平，再低电平 如果cpol = 1,且cpha= 1,则一个时钟周期是先低电平，再高电

3、平上述简而言z就是：cpha = 0,时钟周期第一个沿与空闲状态相同，cpha = 1,时钟周期 第一个沿与空闲状态相反。如下图所示：图3 cpha=0时spi总线数据传输时序sckccpol- i)sck(cpolo)mosimiso<zxmsbwjw2ww3mjiw7winsrw八-12x 6x 5xx «x i sb y6图4 cpha=1时spi总线数据传输时序网友言论：spi总线小结spi接口的全称是nserial peripheral interface%意为串行外围接口，是 motorola首先在其mc68hcxx系列处理器上定义的。spi接口主要应用在 eepr

4、om, flash,实时时钟，ad转换器，述有数字信号处理器和数字信号解 码器z间。spi接口是在cpu和外围低速器件z间进行同步吊行数据传输，在主器件 的移位脉冲下，数据按位传输，高位在前，地位在后，为全双工通信，数据传输 速度总体来说比i2c总线要快，速度可达到几mbpso1、spi总线主要特点全双工；可以当作主机或从机工作；提供频率可编程时钟；发送结束中断标志；写冲突保护；2、接口定义该总线通信基于主从配置。它有以下4个信号：mosi: master out slave in 主出/从入miso： master in slave out 主入/从出sck： serial clock 串行

5、时钟ss： slave select 从屈选择芯片jl “从属选择"(slave-select)的引脚数决定了可连到总线上的黠件数量。3、spi时序分析在spi传输中，数据是同步进行发送和接收的。数据传输的时钟基于来口主 处理器的时钟脉冲，摩托罗拉没有定义任何通用spi的时钟规范。然而，最常用 的时钟设置基于时钟极性(cpol)和时钟相位(cpha)两个参数，cpol定义spi 串行时钟的活动状态，而cpha定义相对于so数据位的时钟相位。cpol和 cpha的设置决定了数据取样的时钟沿。如图1所示，根据cpol和cpha的 不同，有四种不同的工作模式。时钟传号敷性0sck (cpo

6、l = 0)ryrtjr-w 飞sck (cpol = 1).敷性1jcpha=0对钟相住为0cycle # cpha = 0据采樽 珀钟肩沿欽据输出mosi (cpha = 0)miso (cpha = 0)zxeizkbff> idg时钟前沿采样ocljczix6)； bit 7 xq/lbit 4 xbil 5 xbit 6 xbil 7 伽 8 用钟相住为cpha=1cycle #cpha=1用钟前沿.欽 据输出据采焊i k f时钟前沿输出5 了 6杲7飞8厂1mosi (cpha = 1)miso (cpha= 1)i 时钟后沿采样 严"x耐"何齐瓯亍q#b

7、il3 xitxbit5 ）（bit6 ；bil 7 ）（bit8 ）图1 spi时序分析其中，cpol是用来决定sck时钟信号空闲时的电平。cpol=0,空闲电 平为低屯平，cpol=1时，空闲电平为高屯平。cpha用来决定采样时刻的， cpha=0,在每个周期的第一个时钟沿采样。cpha=1,在每个周期的第二个时 钟沿采样。关于时序分析，网上有几张流行的说明图表，意义是相同的。输入1 1 厂输山_rm_n旳。m l| 2_i :1 ispiispi2ltltuspi3sckiscksck 图3 spi时序分析图3 cpha=o时spi总线数据传输时序sck(cpol i)sck(cpol

8、u)卅期1miwj2|凶期46 i删期7wffl85mosiximisoxz图4 cpha=1时spi总线数据传输时序图2 spi时序分析spjc i k 咼期数spu lki卅辺无盘时sficlkijixi舒0时spklk下縣沿尢延叫；ispick；卜洋甫一_右矩応；ispssimo lzspisomi进入从按收 逐存点b发迖和接枚數抵相対应的£轉旳钟模虫图4 spi时序分析虽然表述的侧重点不同，但描述的意思是一致的。根据sck无效电平和采 样时刻的不同，2x2=4种时序。4、注意事项1）在mcbsp的手册中，spi的时序表述有所不同。sck无效电平表述是相 同的，但是采样时刻的表

9、述她是通过有无delay來表达的。对比如卜：cpha = 0表示在每个周期的第一个时钟沿采样，对应存在delay；cpha= 1表示在每个周期的第二个时钟沿采样，对应无delayo2）在不同场合下，发送和接收的表述词汇可能不同。比如：发送可表述为：transmit, output接收al 表述为 receive, sample, latch3）spi主模块和从设备时钟相位和极性应该一致。个人理解这句话有2层 意思：具一，主设备spi时钟和极性的配置应该由外设来决定，也就是说主设备 这边的时钟极性和相位都是以从设备为基准的；其二，两者的配置应该保持一致。spi总线协议及spi时序图详解【转】电子

10、工程2009-12-04 22:29:56阅读1314评论0字号：大中小spi,是英语serial peripheral interface的缩g，顾名思义就是串行外围设备接口。spi,是一种高速的， 全双工，同步的通信总线，并且在芯片的管脚上只占用四根线，节约了芯片的管脚，同时为pcb的布局上 节省空间，提供方便，正是出于这种简单易用的特性，现在越来越多的芯片集成了这种通信协议。spi是一个环形总线结构，由ss(cs)、sck、sdi、sdo构成，其时序其实很简单，主要是在sck的控制 下，两个双向移位寄存器进行数据交换。上升沿发送、下降沿接收、高位先发送。上升沿到来的时候，sdo上的电平将

11、被发送到从设备的寄存器中。下降沿到來的时候，sdi ±的电平将被接收到主设备的寄存器小。假设主机和从机初始化就绪：并且主机的sbuff=oxaa (10101010),从机的sbuff=0x55 (01010101),下 面将分步对spi的8个时钟周期的数据情况演示一遍(假设上升沿发送数据)。脉冲 主机sbuff 从机sbuff sdi sdo0 00-0 10101010 01010101 0 01 0-10101010x10101011011 1-00101010010101011012 0-11010100x01010110102 1-01010100101010110103

12、0-10101001x10101101013 1-00101001010101101014 0-1101001 ox01011010104 1-01010010101011010105 0-10100101x10110101015 1-00100101010110101016 0-11001010x01101010106 1-01001010101101010107 0-10010101 x11010101017 1-00010101011010101018 0-10101010x10101010108 1-0010101011010101010这样就完成了两个寄存器8位的交换，上而的0&qu

13、ot;表示上升沿、表示下降沿，sdi、sdo相对于主 机而言的。根据以上分析，一个完整的传送周期是16位，即两个字节，因为，首先主机要发送命令过去， 然后从机根据主机的名准备数据，主机在下一个8位时钟周期才把数据读回來。spi总线是motorola公司推出的三线同步接口，同步串行3线方式进行通信:一条时钟线sck, 一条数 据输入线m0si, 条数据输出线miso;用于cpu与各种外围器件进行全双工、同步串行通讯。spi主要 特点有河以同时发出和接收串行数据;可以当作主机或从机工作;提供频率可编程时钟;发送结束中断标志; 写冲突保护;总线竞争保护等。spi总线冇四种工作方式(spo, sp1,

14、 sp2, sp3),其中使用的最为广泛的是spi0和spi3方式。spi模块为了和外设进行数据交换，根据外设工作要求其输出串行同步时钟极性和相位可以进行配置， 时钟极性(cpol)对传输协议没冇重人的影响。如果cpol=0,串行同步时钟的空闲状态为低电平；如果 cpol=1, .f.行同步时钟的空闲状态为面电平。时钟相位(cpha)能够配置用丁选择两种不同的传输协议z一进行数据传输。如果cpha=o,在串行同步时钟的第一个跳变沿（上升或下降）数据被采样：如果cpha=1,在串行同步时钟的第二个跳变沿（上升或卜-降）数据被采样。spi主模块和与z通信的外设音时 钟相位和极性应该一致。spi时序

15、图详解spi接口在模式0下输出第位数据的时刻spi接口在模式0下输出第-位数据的时刻spi接口有四种不同的数据传输时序，取决丁-cpol和cphl这两位的组合。图1中农现了这四种时序,时序与cpol、cphl的关系也可以从图中看出。对钟传号ist 性 0a 、 / rsck (cpol = 0)sck (cp0l=1)、cpha=o谢钟相住为0对钟前沿数对钟洁沿.欽 据输出珀钟相住为据椅出 对钟沿数cycle # cpha = 0mosi (cpha = 0)miso (cpha = 0)cpha=1cycle# cpha =1mosi (cpha = 1)miso (cpha = 1)a时钟

16、前沿采样ejczjcz3(d(bit 6 /8|(7 xbit8 airr/biw x而)(bit8 厂)5 x6 x7 xe r>吋钟后沿输岀吋钟后沿采样b*1 伽2 畑3 xbil4 ：£bit5 )(bit6 乂由17 x：bit8 )图1cpol是用來决定sck时钟信号空闲时的电平，cpol=0,空闲电平为低电平，cpol=1时， 空闲电平为高电平。cpha是用來决定采样时刻的，cpha=0,在每个周期的第一个时钟沿采样, cpha = 1,在每个周期的第二个时钟沿采样。山于我使用的器件工作在模式0这种时序（cpol=0, cpha=0）,所以将图1简化为图2,只关注模

17、式0的时序。对钟信号馭性0sck(cpol = 0)r r r r r r r r» i i我们來关注sck的第一个时钟周期，在时钟的前沿采样数据（上升沿，第一个时钟沿）,在时钟的后沿输出数据（下降沿，第二个时钟沿）。首先来看主器件，主器件的输出口（mosi）输岀的数据 bit1>在时钟的前沿被从器件采样那主器件是在何时刻输iii bit1的呢？ bit1的输出时刻实际上在sck信号冇效 以前， 比sck的上升沿还要早半个时钟周期。bit1的输出时刻与ssel信号没右关系。再來看从器件，主器件的输入口 miso同样是在时钟的前沿采样从器件输出的bit1的，那从器件乂是在何时刻输

18、出bit1的 呢。从器件是在ssel信号有效后，立即输出bit1,尽管此时sck信号还没有起效。关丁上面的主器件 和从器件输出bit1位的时刻，可以从图3、4中得到验证。la1032订 mosi1.920ms1.930ms1.940ms1.960ms1.970ni1.950msi i i i i i i101注意图3中，cs信号有效后（低电平有效，注意cs下降沿后发生的情况），故意川延时程序延时了一段时间，z厉再向数据寄存器写入了耍发送的数据，來观察主器件输岀bit1的情况（mosi）。可以看出,bill （值为1）是在sck信号有效之前的半个时钟周期的时刻开始输出的（与cs信号无关）, 到了

19、 sck的第一个时钟周期的上升沿正好被从器件采样。la1032outinp mosii miso图4图4中，注意看cs和miso信号。我们可以看出，cs信号有效片，从器件立刻输出了 bit1 （值为1）。 通常我们进行的spi操作都是16位的。图5记录了第一个字节和第二个字节间的相互衔接的过程。第-个字节的最后一位在sck的上升沿被采样，随后的sck下降沿，从器件就输出了笫二个字节的第一 位。la1032spi总线协议介绍（接ii定义，传输时序）一、技术性能spi接口是motorola首先提出的全双工三线同步串行外围接口,采用主从模式(masterslave)架构:支 持多slave模式应用，

20、一般仅支持单master。时钟山master控制，在时钟移位脉冲下，数据按位传输，高位在前，低位在后(msbfirst) : spi接口有 2根单向数据线，为全双工通信，目前应用中的数据速率可达几mbps的水平。二、接口定义spi接口共有4根信号线，分别是：设备选择线、时钟线、小行输出数据线、小行输入数据线。sc1xmom(1) mosi：主器件数据输出，从器件数据输入(2) miso：主器件数据输入，从器件数据输出(3) sclk :时钟信号，山主器件产生(4) /ss：从器件使能信号,由主器件控制三、内部结构mastermisomosisclkyjlavs四.传输时序spi clock g

21、eneraborspi接11在内部碾件实际上是两个简单的移位奇存器，传输的数据为8位，在主器件产生的从器件使能信号 和移位脉冲下，按位传输，高位在前，低位在后。如下图所示，在sclk的下降沿上数据改变，上升沿一 位数据被存入移位寄存器。rising edge modeljsclkspi接口没冇指定的流控制，没冇应答机制确认是否接收到数据spi协议心得spi接口时钟配置心得：在主设备这边配朮spi接口时钟的时侯一定要弄淸楚从汝备的时钟要求，因为主设备这边的时钟极性和相位都足以从设备为 基准的。因此在时钟极性的配置上一定婴搞清楚从设备是在时钟的上升沿还是下降沿接收数据,是在时钟的下降沿还是上升沿输出数据o 但耍注总的是，由于主设备的