试验5计数器及其应用1

1、实验5计数器及其应用一、实验目的1、学习用集成触发器构成计数器的方法2、掌握中规模集成计数器的使用及功能测试方法3、 运用集成计数计构成1/N分频器二、实验原理计数器是一个用以实现计数功能的时序部件，它不仅可用来计脉冲数，还常用作数字系统的定时、分频和执行数字运算以及其它特定的逻辑功能。计数器种类很多。按构成计数器中的各触发器是否使用一个时钟脉冲源来分，有同步计数器和异步计数器。 根据计数制的不同， 分为二进制计数器，十进制计数器和任意进制计数 器。根据计数的增减趋势，又分为加法、减法和可逆计数器。还有可预置数和可编程序功能计数器等等。目前，无论是 TTL还是CMO集成电路，都有品种较齐全的中

2、规模集成计数器。 使用者只要借助于器件手册提供的功能表和工作波形图以及引出端的排列，就能正确地运用 这些器件。1、用D触发器构成异步二进制加/减计数器图5 9- 1是用四只D触发器构成的四位二进制异步加法计数器，它的连接特点是将每只D触发器接成T'触发器，再由低位触发器的 Q端和高一位的CP端相连接。R3n n n图5 9 1四位二进制异步加法计数器若将图59 1稍加改动，即将低位触发器的Q端与高一位的CP端相连接，即构成了一个4位二进制减法计数器。2、中规模十进制计数器CC40192是同步十进制可逆计数器，具有双时钟输入，并具有清除和置数等功能，其引 脚排列及逻辑符号如图 5 9 2

3、所示。图中图 5- 9-2LD 置数端 CP u加计数端CO-非同步进位输出端CC40192引脚排列及逻辑符号CP D 减计数端BO非同步借位输出端CREO CO LBDoDiDaDiC?uCPsD o、D、D2、D 计数器输入端Q 。、Q、Q、Q3 数据输出端 CR 清除端CC40192 （同74LS192,二者可互换使用）的功能如表 5 9- 1,说明如下:输入输出CRLdCFCFDD3D2DD0QQQQ1XXXXXXX000000XXdcbadcba011XXXX加计数011XXXX减计数当清除端CR为高电平“1”时，计数器直接清零；CR置低电平则执行其它功能。当CR为低电平，置数端LD

4、也为低电平时，数据直接从置数端DO、D、D、D3置入计数器。当CR为低电平，LD为高电平时，执行计数功能。执行加计数时，减计数端CP）接高电平，计数脉冲由CPU输入；在计数脉冲上升沿进行 8421码十进制加法计数。执行减计数时，加计数端CFU接高电平，计数脉冲由减计数端CP）输入，表5- 9-2为8421码十进制加、 减计数器的状态转换表。输入脉冲数0123456789输出Q0000000011Q0000111100Q0011001100Q0101010101表 5 9-2加法计数减计数3、计数器的级联使用一个十进制计数器只能表示 09十个数，为了扩大计数器范围，常用多个十进制计数 器级联使用

5、。同步计数器往往设有进位(或借位)输出端，故可选用其进位(或借位)输出信号驱动 下一级计数器。> CC4O192(1)Qo Q1 Q2 Q3Do Di Dj Da111> CC40192f2)11Q+ Qs Q6 Q7Dd Dm Da D7图5 9 3是由CC40192利用进位输出 CO控制高一位的CP端构成的加数级联图。图5 9 3 CC40192级联电路4、实现任意进制计数(1) 用复位法获得任意进制计数器假定已有N进制计数器，而需要得到一个 M进制计数器时，只要 MK N,用复位法使计 数器计数到M时置“0”，即获得M进制计数器。如图5 9 4所示为一个由CC40192十进制

6、 计数器接成的6进制计数器。(2) 利用预置功能获M进制计数器图5 9 5为用三个CC40192组成的421进制计数器。外加的由与非门构成的锁存器可以克服器件计数速度的离散性，保证在反馈置“0”信号作用下计数器可靠置“ 0 ”。CCIO 192x3图5 9- 4六进制计数器图5 9 5 421进制计数器、/丄图5 96是一个特殊12进制的计数器电路方案。在数字钟里，对时位的计数序列是1、2、11, 12、1、是12进制的，且无0数。如图所示，当计数到13时，通过与非门0000，而CC40192(1)，即时的个位产生一个复位信号，使 CC40192(2)时十位直接置成直接置成0001，从而实现了

7、 5 5 1 12计数。CPuCPu图 5 9 6特殊12进制计数器二、头验设备与器件1、+ 5V直流电源2 、双踪示波器3、连续脉冲源4、单次脉冲源5、 逻辑电平开关6 、逻辑电平显示器7、 译码显示器8 、CC4013X 2 ( 74LS74) CC40192 X 3 (74LS192)CC4011(74LS00)CC4012(74LS20)四、实验内容1、用CC4013或74LS74 D触发器构成4位二进制异步加法计数器。(1) 按图5 9- 1接线，Rd接至逻辑开关输出插口，将低位CP0端接单次脉冲源，输出端Q、Q、Q、Q接逻辑电平显示输入插口，各Sd接高电平“ 1 ”。(2) 清零后

8、，逐个送入单次脉冲，观察并列表记录Q3Q状态。(3) 将单次脉冲改为1HZ的连续脉冲，观察 QQ的状态。(4) 将1Hz的连续脉冲改为1KHz,用双踪示波器观察 CR Q、Q、Q、Q端波形，描绘 之。5) 将图5 9 1电路中的低位触发器的 Q端与高一位的CP端相连接，构成减法计数器， 按实验内容2) , 3) , 4)进行实验，观察并列表记录QQ的状态。2、测试CC40192或74LS192同步十进制可逆计数器的逻辑功能计数脉冲由单次脉冲源提供，清除端CR置数端LD、数据输入端D3、0、Di、D0分别接逻辑开关，输出端 Q、Q、Q、Q接实验设备的一个译码显示输入相应插口A B C、D;CO和

9、 BO接逻辑电平显示插口。按表5-9 1逐项测试并判断该集成块的功能是否正常。(1) 清除令CR=1,其它输入为任意态，这时QQQQ= 0000，译码数字显示为 0。清除功能完成后，置CR= 0(2) 置数CR = 0, CR, CFP)任意，数据输入端输入任意一组二进制数，令LD= 0，观察计数译码显示输出，予置功能是否完成，此后置LD = 1。(3) 加计数cr= 0, LD= cr = 1, cpu接单次脉冲源。清零后送入10个单次脉冲，观察译码数字显示是否按8421码十进制状态转换表进行；输出状态变化是否发生在CR的上升沿。(4) 减计数CR= 0, LD= CR = 1, CPD接单

10、次脉冲源。参照3)进行实验。3、 图5-9 3所示，用两片CC40192组成两位十进制加法计数器，输入1Hz连续计数 脉冲，进行由00 99累加计数，记录之。4、 将两位十进制加法计数器改为两位十进制减法计数器，实现由99 00递减计数，记 录之。5 、按图5 9 4电路进行实验，记录之。6、按图5 9 5，或图5 9 6进行实验，记录之。7、设计一个数字钟移位 60进制计数器并进行实验。五、实验结论2、测试CC40192或74LS192同步十进制可逆计数器的逻辑功能按图5-9-2连接电路，并根据 5-91逐项测试并判断该集成块，可得出该集成块具有清 除、置数、加计数、减计数的功能，因此该集成

11、块功能正常。3、 图5 9 3所示，用两片CC40192组成两位十进制加法计数器，输入1Hz连续计数脉冲， 进行由00 99累加计数，记录之。按图5-9-3连接电路，令CPD=1, CR1=CR2=0 LD=1，当输入1HZ连续计数脉冲时，可观察到译码显示器由00-99累加计数，因此，该十进制加法计数器可正常工作。4、 将两位十进制加法计数器改为两位十进制减法计数器，实现由99 00递减计数。5、 按图5-9-3连接线路，令CPU = 1, CR=0, LD=1，在CPD端接入1 HZ连续计数脉冲时，可观察到译码显示器由9 9 0 0递减计数，因此，该两位十进制减法计数器功能正常。5、按图5

12、9 4电路进行实验，记录之。按图5 9 4连接电路，并根据表5 9 1逐项进行测试，可得出该六进制计数器也具有清除、置数、加计数、减计数的功能，因此该集成块改造成功。6、按图5 9 5,或图5 9 6进行实验，记录之。按图5-9- 4连接电路，令 CPD=1, CR1=CR2=0经测试从数码管观察到由0 1 12 进行累加计数，说明把两个十进制计数器改造成的十二进制计数器可以正常工作。7、设计一个数字钟移位 60进制计数器并进行实验。将十进制计数器的 CFP端接计数脉冲，CO端接入六进制计数器的 CPU端，经测试可实现0 0 5 9累加计数。六、实验心得这次实验主要是测试验证一些常用的计数器的功能，让我真真正正的在实践中体会到了课本里的理论知识，由于课本上的知识太多， 平时课间的学习并不能很好的理解和运用各个 元件的功能，平时看课本时，有时问题老是弄不懂，做完实验后，那些问题就迎刃而解了。 而且还可以记住很多东西。比如一些计数器的功能及其应用，通过动手实践让我们对各个元件映象深刻。所以在这次实验过程中，我了解了很多计数器的功能，并且对于其在电路中的 使用有了更多的认识。通过实验，加强了