数字式竞赛抢答器

1、EDA设计论文设计题目：两路数字式竞赛抢答器专业班级：2013级电气1班姓名学号：申伟良2013511115姓名学号：关代飞2013509166姓名学号：孙青硕2013509178指导教师：郭天圣设计时间：2016.01.04-2016.01.13机械电气工程学院电气工程系目录EDA实训成绩记录单 . 3摘要 . 6一、 绪论 7 1.1 EDA技术 1.2 硬件描述语言Verilog HDL1.3 Verilog HDL的设计流程二、设计过程 102.1 系统设计要求2.2 系统设计方案三、主要模块程序 103.1 D触发器3.2 抢答模块3.3 显示模块四、各模块原理图 13五、总结 16

2、六、参考文献 17七、致谢 19EDA实训成绩记录表姓名： 班级： 学号： 时间： 序号项目得分说明 得分备注1实体电路1、完成(30分) 2、未完成（15分）2设计文件1、完成（20分） 2、未完成（5分）3设计类别1、图形输入法（8分） 2、文本输入法（10分）3、未完成（0分）4操作类问题1、回答正确（20分）2、回答错误（0分）5理论性问题1、回答正确（20分）2、回答错误（0分）备注：1、 答辩时间为一个人5分钟左右，以小组为单位2、回答问题和演示实验过程不能交流 3、前三项小组每个人分数一致4、每个小组回答问题最佳者，额外加5分5、最后成绩转化为等级计分EDA实训成绩记录表姓名：

3、班级： 学号： 时间： 序号项目得分说明 得分备注1实体电路1、完成(30分) 2、未完成（15分）2设计文件1、完成（20分） 2、未完成（5分）3设计类别1、图形输入法（8分） 2、文本输入法（10分）3、未完成（0分）4操作类问题1、回答正确（20分）2、回答错误（0分）5理论性问题1、回答正确（20分）2、回答错误（0分）备注：1、答辩时间为一个人5分钟左右，以小组为单位2、回答问题和演示实验过程不能交流 3、前三项小组每个人分数一致4、每个小组回答问题最佳者，额外加5分5、最后成绩转化为等级计分EDA实训成绩记录表姓名： 班级： 学号： 时间： 序号项目得分说明 得分备注1实体电路1

4、、完成(30分) 2、未完成（15分）2设计文件1、完成（20分） 2、未完成（5分）3设计类别1、图形输入法（8分） 2、文本输入法（10分）3、未完成（0分）4操作类问题1、回答正确（20分）2、回答错误（0分）5理论性问题1、回答正确（20分）2、回答错误（0分）备注：1、答辩时间为一个人5分钟左右，以小组为单位2、回答问题和演示实验过程不能交流 3、前三项小组每个人分数一致4、每个小组回答问题最佳者，额外加5分5、最后成绩转化为等级计分20摘 要抢答器是在竞赛、文体娱乐活动（抢答活动）中，能准确、公正、直观地判断出抢答者的机器。电子抢答器的中心构造一般都是由抢答器由单片机以及外围电路组

5、成。本设计是以四路抢答为基本概念。从实际应用出发,利用电子设计自动化( EDA)技术,用可编程逻辑器件设计具有扩充功能的抢答器。它以Verilog HDL硬件描述语言作为平台，结合动手实验而完成的。它的特点是电路简单、制作方便、操作简单、方便、性能可靠，实用于多种智力竞赛活动。本抢答器的电路主要有两部分组成：鉴别锁存电路、显示模块的电路，并利用Quartus II工具软件完成了Verilog HDL源程序编写和硬件下载。这个抢答器设计基本上满足了实际比赛应用中的各种需要。在实际中有很大的用途。关键词：抢答器 Quartus II Verilog HDL1绪论硬件描述语言 Hardware De

6、scription Language 是硬件设计人员和电子设计自动化 EDA 工具之间的界面。其主要目的是用来编写设计文件，建立电子系统行为级的仿真模型。即利用计算机的巨大能力对用 Verilog HDL 或 VHDL 建模的复杂数字逻辑进行仿真，然后再自动综合以生成符合要求且在电路结构上可以实现的数字逻辑网表 Netlist，根据型仿真验证无误后用于制造ASIC芯片或写入 EPLD 和 FPGA 器件中。Verilog HDL是一种硬件描述语言（HDL:Hardware Discription Language），是一种以文本形式来描述数字系统硬件的结构和行为的语言，用它可以表示逻辑电路图、

7、逻辑表达式，还可以表示数字逻辑系统所完成的逻辑功能。 Verilog HDL就是在用途最广泛的C语言的基础上发展起来的一种件描述语言，它是由GDA(Gateway Design Automation)公司的PhilMoorby在1983年末首创的，最初只设计了一个仿真与验证工具，之后又陆续开发了相关的故障模拟与时序分析工具。1985年Moorby推出它的第三个商用仿真器Verilog-XL,获得了巨大的成功，从而使得Verilog HDL迅速得到推广应用。1989年CADENCE公司收购了GDA公司，使得Verilog HDL成为了该公司的独家专利。1990年CADENCE公司公开发表了Ver

8、ilog HDL,并成立LVI组织以促进Verilog HDL成为IEEE标准，即IEEE Standard 1364-1995. Verilog HDL的最大特点就是易学易用，如果有C语言的编程经验，可以在一个较短的时间内很快的学习和掌握，因而可以把Verilog HDL内容安排在与ASIC设计等相关课程内部进行讲授，由于HDL语言本身是专门面向硬件与系统设计的，这样的安排可以使学习者同时获得设计实际电路的经验。开发工具简介11  EDA技术 EDA是电子设计自动化（Electronic Design Automation）的缩写，在20世纪90年代初从计算机辅助设计（CAD）、计

9、算机辅助制造（CAM）、计算机辅助测试（CAT）和计算机辅助工程（CAE）的概念发展而来的。EDA技术就是以计算机为工具，设计者在EDA软件平台上，用硬件描述语言HDL完成设计文件，然后由计算机自动地完成逻辑编译、化简、分割、综合、优化、布局、布线和仿真，直至对于特定目标芯片的适配编译、逻辑映射和编程下载等工作。EDA技术的出现，极大地提高了电路设计的效率和可操作性，减轻了设计者的劳动强度。利用EDA工具，电子设计师可以从概念、算法、协议等开始设计电子系统，大量工作可以通过计算机完成，并可以将电子产品从电路设计、性能分析到设计出IC版图或PCB版图的整个过程的计算机上自动处理完成。现在对EDA

10、的概念或范畴用得很宽。包括在机械、电子、通信、航空航天、化工、矿产、生物、医学、军事等各个领域，都有EDA的应用。目前EDA技术已在各大公司、企事业单位和科研教学部门广泛使用。例如在飞机制造过程中，从设计、性能测试及特性分析直到飞行模拟，都可能涉及到EDA技术。12  硬件描述语言Verilog HDL Verilog HDL 是硬件描述语言的一种，用于数字电子系统设计。该语言是 1983 年由 GDA （ GateWay Design Automation ）公司的 Phil Moorby 首创的。 Phil Moorby 后来成为 Verilog XL 的主要设计者和 Caden

11、ce 公司（ Cadence Design System ）的第一个合伙人。在 1984-1985 年间， Phil Moorby 设计出第一个名为 Verilog-XL 的仿真器； 1986 年，他对 Verilog HDL 的发展又一次作出了巨大贡献 提出了用于快速门级仿真的 XL 算法。随着 Verilog-XL 算法的成功， Verilog HD 语言得到迅速发展。 1989 年， Cadence 公司收购 GDA 公司， Verilog HDL 语言成为了 Cadence 公司的私有财产。 1990 年， Cadence 公司决定公开 Verilog HDL 语言，并成立了 OVI

12、（ Open Verilog International ）组织，并负责促进 Verilog HDL 语言的发展。基于 Verilog HDL 的优越性， IEEE 于 1995 年制定了 Verilog HDL 的 IEEE 标准，即 Verilog HDL1364-1995 ； 2001 年发布了 Verilog HDL1364-2001 标准。13 Verilog HDL 的设计流程 一般是：1 文本编辑：用任何文本编辑器都可以进行，也可以用专用的 HDL 编辑环境。通常 Verilog HDL 文件保存为 .v 文件。2 功能仿真：将文件调入 HDL 仿真软件进行功能仿真，检查逻辑功能

13、是否正确（也叫前仿真，对简单的设计可以跳过这一步，只有在布线完成之后，才进行时序仿真）。3 逻辑综合：将源文件调入逻辑综合软件进行综合，即把语言综合成最简的布尔表达式。逻辑综合软件会生成 .edf （ EDIF ）的 EDA 工业标准文件。（最好不用 MAX+PLUS II 进行综合，因为只支持 VHDL/Verilog HDL 的子集）4 布局布线：将 .edf 文件调入 PLD 厂家提供的软件中进行布线，即把设计好的逻辑安放到 CPLD/FPGA 内。5 时序仿真：需要利用在布局布线中获得的精确参数，用仿真软件验证电路的时序（也叫后仿真）。FPGA采用了逻辑单元阵列LCA（Logic Ce

14、ll Array）这样一个新概念，内部包括可配置逻辑模块CLB（Configurable Logic Block）、输出输入模块IOB（Input Output Block）和内部连线（Interconnect）三个部分。FPGA的基本特点主要有：1）采用FPGA设计ASIC电路，用户不需要投片生产，就能得到合用的芯片。 -2）FPGA可做其它全定制或半定制ASIC电路的中试样片。3）FPGA内部有丰富的触发器和IO引脚。4）FPGA是ASIC电路中设计周期最短、开发费用最低、风险最小的器件之一。5) FPGA采用高速CHMOS工艺，功耗低，可以与CMOS、TTL电平兼容。可以说，FPGA芯片

15、是小批量系统提高系统集成度、可靠性的最佳选择之一。目前FPGA的品种很多，有XILINX公司的Virtex系列、TI公司的TPC系列、ALTERA公司的Stratix系列等。FPGA是由存放在片内RAM中的程序来设置其工作状态的，因此，工作时需要对片内的RAM进行编程。用户可以根据不同的配置模式，采用不同的编程方式。加电时，FPGA芯片将EPROM中数据读入片内编程RAM中，配置完成后，FPGA进入工作状态。掉电后，FPGA恢复成白片，内部逻辑关系消失，因此，FPGA能够反复使用。FPGA的编程无须专用的FPGA编程器，只须用通用的EPROM、PROM编程器即可。当需要修改FPGA功能时，只需

16、换一片EPROM即可。这样，同一片FPGA，不同的编程数据，可以产生不同的电路功能。因此，FPGA的使用非常灵活。FPGA有多种配置模式：并行主模式为一片FPGA加一片EPROM的方式；主从模式可以支持一片PROM编程多片FPGA；串行模式可以采用串行PROM编程FPGA；外设模式可以将FPGA作为微处理器的外设，由微处理器对其编程。二、设计过程21  系统设计要求本设计的具体要求是： (1) 设计制作一个可容纳两组组参赛者的数字智力抢答器，每组设置一个抢答按钮。(2) 电路具有第一抢答信号的鉴别和锁存功能。在主持人按下开始按钮后，若参加者按下抢答开关，此时，数码显示管显示抢答者的编

17、号。（3）当主持人按下复位键时,数码显示管显示零。22   系统设计方案  根据系统设计要求可知，系统的输入信号有：各组的抢答按钮1、2、，系统清零信号CLR，系统时钟信号CLK，系统的输出信号有：两个组抢答成功与否的信号由数码显示管显示，第一抢答信号的鉴别和锁存功能。  根据以上的分析，我们可将整个系统分为两个主要模块：抢答鉴别模块和译码显示模块。 三、主要模块程序3.1 D触发器module dffnew(clk,q,d,hold);input clk,hold;input 1:0 d;output 1:0q;reg 1:0 q;alway

18、s (posedge clk)beginif(hold)q<=q;elseq<=d;endendmodule2.抢答模块module qd (d,num,hold,start,clr);input clr,start;input 1:0 d;output 3:0 num;reg 7:0 num;output hold;reg hold;always (d or start)if(start)case (d)2'b10:begin num<=8'd1; hold<=1'b0; end2'b01:begin num<=8'd2;

19、 hold<=1'b0; enddefault: begin num<=8'd0; hold<=1'b1; endendcaseelse if (clr)begin num<=0; hold<=1'b1; endendmodule3、显示模块module seg7(clk,dataout,en,datain);input 7:0 datain;input clk;output6:0 dataout;output 1:0 en;/COM使能输出reg6:0 dataout;/各段数据输出reg1:0 en;reg15:0 cnt_sc

20、an;/扫描频率计数器reg 3:0 dataout_buf;always(posedge clk )begin cnt_scan<=cnt_scan+1; endalways (cnt_scan)begin case(cnt_scan15) 1'b0 : en = 2'b10; 1'b1 : en = 2'b01; default : en = 2'b11; endcaseendalways(en) /对应COM信号给出各段数据begin case(en) 2'b10: dataout_buf=datain7:4; 2'b01:

21、dataout_buf=datain3:0; default: dataout_buf=8; endcaseendalways(dataout_buf)begin case(dataout_buf) 4'b0000:dataout=7'b0111111; 4'b0001:dataout=7'b0000110; 4'b0010:dataout=7'b1011011; 4'b0011:dataout=7'b1001111; 4'b0100:dataout=7'b1100110; 4'b0101:dataout=

22、7'b1101101; 4'b0110:dataout=7'b1111101; 4'b0111:dataout=7'b0000111; 4'b1000:dataout=7'b1111111; 4'b1001:dataout=7'b1101111; default: dataout=7'b0001_000; endcaseendendmodule四、各模块原理图管脚图D触发器原理图抢答模块原理图显示模块原理图电路总原理图 五、总结本次实训为期两周，分组选题。由于种种原因，我们三个人选择了3个人一组的题目。确定下题目后

23、，首先就是方案的确定。经过老师的辅导、同学的帮助、翻阅相关资料，综合各方面的考虑，最后确定用VerilogHDL来实现电子抢答器的功能。但是要了解抢答器的构造，需要查看大量的英文资料，我并没有气馁，一个管脚一个管脚的对比，终于弄清楚了实现功能的大体思路。然后就是学习Verilog HDL语言，虽然以前学过，但是时间比较久了，差不多都忘了，用了几天时间熟悉了Verilog HDL 源程序的编写。最后是硬件的调试，这是个漫长的过程，最后我坚持了下来。 通过这次实训，我对Verilog HDL有了深入的认识。同时也对EDA产生了更加浓厚的兴趣。本次实训，也检验了自己的能力，加强了逻辑思维的能力，不过我也发现了自身存在的一些问题，比如在Quartus软件的应用上还有很多不成熟不理解的地方，但是相信在以后的学习生活中我可以很好的与予改正，取得更好的成绩，也希望日后老师能不厌其