译码器、数据选择器、加法器、数值比较器

1、若干常用的组合逻辑电路若干常用的组合逻辑电路一、编码器01010101001100110100000000100000100000000001000000001000000011110000000100000010000001000I1I2I3I4I6I5I7I0Y2Y1Y输输 入入输输 出出3位二进制编码器的真值表位二进制编码器的真值表2012345670123456701234567012345671012345670123456701234567012345670YI I I I I I I II I I I I I I II I I I I I I II I I I I I I IYI

2、 I I I I I I II I I I I I I II I I I I I I II I I I I I I IY 01234567012345670123456701234567I I I I I I I II I I I I I I II I I I I I I II I I I I I I I 0I1I2I3I4I5I6I7I8线线 - 3线编码器线编码器0Y1Y2Y3位二进制（位二进制（8线线3线）线）编码器的框图编码器的框图 753107632176542IIIIYIIIIYIIIIY2Y1Y0Y1I2I3I4I5I6I7I低电平实例：74HC148选通信号)()()(SIII

3、IIIIIIIYSIIIIIIIIYSIIIIY6421643567054234567145672)(45672IIIIY选通信号)(SIIIIY456720S1S附加输出信号)()()(SIIIIIIIISSIIIIIIIIYSIIIIIIIIYEXS012345670123456701234567为0时，电路工作无编码输入为0时，电路工作有编码输入输 入输 出1XXXXXXXX11111011111111111010XXXXXXX0000100XXXXXX01001100XXXXX011010100XXXX0111011100XXX01111100100XX011111101100X011

4、1111110100011111111111076543210IIIIIIIIS012YYYEXSYY的优先权最高，的优先权最高， 的优先的优先权权最低。最低。 7I0I状态11不工作01工作，但无输入10工作，且有输入00不可能出现附加输出信号的状态及含意EXSYYEXY2Y1Y0Y7I6I5I4I3I2I1I0ISSY74HC14874HC148的框图的框图第一片的第一片的 作为输出编码的第作为输出编码的第4 4位位 EXY015AA0A15ASY S15A14A13A12A11A10A9A8A7A6A5A4A3A2A1A0AEXY2Y1Y0Y7I6I5I4I3I2I1I0ISSY74LS

5、148EXY2Y1Y0Y7I6I5I4I3I2I1I0ISSY74LS1483G3Z0G0Z2G2Z1G1Z2译码器一、二进制译码器译码输入：译码输入：n位位二进制二进制代码代码译码输出：译码输出：m位输出信号位输出信号(高低电平高低电平)m=2n译码规则：对应输入的译码规则：对应输入的一组二进制代码一组二进制代码有且仅有一个输有且仅有一个输出端为有效电平，其余输出端为相反电平出端为有效电平，其余输出端为相反电平3线线- 8线译码器线译码器2A1A0A0Y1Y2Y3Y4Y5Y6Y7Y3位二进制（位二进制（3线线 8线）译码器的框图线）译码器的框图用二极管与门阵列组成的用二极管与门阵列组成的3线

6、线 8线译码器。线译码器。2A1A0ACCV2Y0Y1Y3Y4Y5Y6Y7Y用二极管与门阵列组成的用二极管与门阵列组成的3线线 8线译码器。线译码器。2A1A0ACCV2Y0Y1Y3Y4Y5Y6Y7Y用二极管与门阵列组成的用二极管与门阵列组成的3线线 8线译码器。线译码器。2A1A0ACCV2Y0Y1Y3Y4Y5Y6Y7Y用二极管与门阵列组成的用二极管与门阵列组成的3线线 8线译码器。线译码器。2A1A0ACCV2Y0Y1Y3Y4Y5Y6Y7Y用二极管与门阵列组成的用二极管与门阵列组成的3线线 8线译码器。线译码器。2A1A0ACCV2Y0Y1Y3Y4Y5Y6Y7Y用二极管与门阵列组成的用二极

7、管与门阵列组成的3线线 8线译码器。线译码器。2A1A0ACCV2Y0Y1Y3Y4Y5Y6Y7Y用二极管与门阵列组成的用二极管与门阵列组成的3线线 8线译码器。线译码器。2A1A0ACCV2Y0Y1Y3Y4Y5Y6Y7Y用二极管与门阵列组成的用二极管与门阵列组成的3线线 8线译码器。线译码器。2A1A0ACCV2Y0Y1Y3Y4Y5Y6Y7Y10000000010000000011001101010101000011110000000100000010001000000001000000001000000001002A1A0A0Y2Y1Y输输 入入输输 出出3Y4Y5Y6Y7Y真值表 逻辑表达

8、式：70127201221012100120mAAAYmAAAYmAAAYmAAAY.用电路进行实现 用二极管与门阵列组成的3线8线译码器0G1G2G3G4G5G6G0Y1Y2Y3Y4Y5Y6Y7YSSG1S0A1A2A2S3S用与非门组成的3线-8线译码器 74LS1387G02100()YA A Am 当当S=1时时12101()YA A Am 32103()YA A Am42104()YA A Am 52105()YA A Am62106()YA A Am 72107()YA A Am22102() YA A Am0G1G2G3G4G5G6G0Y1Y2Y3Y4Y5Y6Y7YSSG1S0A

9、1A2A2S3S用与非门组成的3线-8线译码器 74LS1387G111111111011111111010011001101010101000011111101111111111011111111111110111111110111111110111111110111112A1A0A0Y1Y输输 入入输输 出出3Y4Y5Y6Y7Y2Y0111111111000000001S23SS 032101321073210()()()ZD D D DZD D D DZD D D D 015Z Z7Y2Y1Y0Y1S2S3S74LS138（1）2A1A0A3YY4 5Y6Y0Z1Z2Z3Z4Z5Z6Z7

10、Z74LS138（2）8Z9Z10Z11Z12Z13Z14Z15Z0D1D2D3DV5用两片用两片74LS138接成的接成的4线线16线译码器线译码器7Y2Y1Y0Y3YY4 5Y6Y1S2S3S2A1A0A8321093210153210()()()ZD D D DZD D D DZD D D D 利用课本图4.3.8图解释三、用译码器设计组合逻辑电路1. 基本原理3位二进制译码器给出3变量的全部最小项;n位二进制译码器给出n变量的全部最小项;任意函数将n位二进制译码输出的最小项组合起来，可获得任何形式的输入变量不大于n的组合函数imY1234ZACA BCAB CZBCA B CZA BA

11、B CZA BCB CABC 134562137323540247ZABCAB CA BCAB CmmmmZABCA BCA B CmmmZA BCA BCAB CmmmZA BCAB CA B CABCmmmm 134562137323540247()()()() Zm m m mZmm mZm m mZm m m m1CBA7Y2S1S0A1A3S0Y1Y2Y3Y4Y5Y6Y74LS1382A1Z2Z3Z4Z054321109876，agbfecd10987654321PD.PD.54321109876，abcdefgPD.abcdefg1. 七段字符显示器 3A0A1AdYeYbYcYf

12、YgY2AaYagbfecd10987654321PD.32103120() aYA A A AA AA A100101111100100023AA01AA000001111001111000(a)aY111110011100100023AA01AA0000011110011110(b)bY31210210()bYA AA A AA A A32210() cYA AA A A110111011101010023AA01AA0000011110011110(c)cY100101101001111123AA01AA0000011110011110(d)dY210210210() dYA A AA

13、A AA A A210()eYA AA3202110() fYA A AA AA A321210() gYA A AA A A100100000000111123AA01AA0000011110011110(e)eY111101110000011023AA01AA0000011110011110(f)fY011101111001111123AA01AA0000011110011110(g)gY3210312031210210322102102102102103202110321210()()()()()()() abcdefgYA A A AA AA AYA AA A AA A AYA AA

14、A AYA A AA A AA A AYA AAYA A AA AA AYA A AA A A3A3A0A1A2A2A1A0AaYfYeYgYbYcYdYCCVLTBI /RBORBIGND(7448)3210312031210210322102102102102103202110321210()()()()()()() abcdefgYA A A AA AA AYA AA A AA A AYA AA A AYA A AA A AA A AYA AAYA A AA AA AYA A AA A A3数据选择器数据输出数据输出地址码地址码 多多路路数数据据输输入入究竟选择哪一路数据输出由究竟选择哪

15、一路数据输出由A1、A0两位地址码决定。两位地址码决定。数据选择器数据选择器4选选1数据选择器数据选择器 输输 入入输输 出出A1A0Y00110101D0D1D2D331001011021030iiiYA A DA A DA A DA A Dm DY4选1数据选择器D0D1D2D3 A1 A0 真值表真值表 双双4选选1数据选择器数据选择器74LS153 MULTIPLEXER1C11GN1C02C02GN2C21C21C3BA2C12C31Y2Y74153inst8选选1数据选择器数据选择器74LS151 21002101210321022104210521062107FA A A DA

16、A A DA A A DA A A DA A A DA A A DA A A DA A A DMULTIPLEXERGNCBAD5D0D1D4D3D2D6D7YWN74151inst以双以双4 4选选1 1数据选择器为例，说明工作原理。数据选择器为例，说明工作原理。1Y2Y1A0A10D11D12D13D20D21D22D23D1S2STG1TG1TG1TG1TG1TG1TG1TG1TG1TG1TG1TG1双双4选选1数据选择器数据选择器74HC153110101110121013101()()()()YDA ADA ADA ADA AS 1Y1A0A10D11D12D13D1STG1TG1T

17、G1TG1TG1TG1A1A0Y11XX0000D10001D11010D12011D131SZR A GR AGRA GRAGRAG ()()() 1 ()ZR AGR AGR AGAG GAAA0101231DRDDRDAGR1YZS0A1A0D1D2D3D74HC15312例：用两个“四选一”接成“八选一” “四选一”只有2位地址输入，从四个输入中选中一个 “八选一”的八个数据需要3位地址代码指定其中任何一个70126012501240123012201210120012DAAADAAADAAADAAADAAADAAADAAADAAAY)()()()()()()()(位地址输入端作为第利

18、用3SZA B CACA BC 02101210221032104210521062107210()()()()()()()() YDA A AD A A ADA A AD A A ADA A ADA A ADA A ADA A A1 ()0 ()0 () 1 ()0 () 1 ()0 () 1 () ZA B CACA BCA B CA B CA BCA BCAB CAB CABCABC解：解：8选选1数据选择器逻辑函数式为：数据选择器逻辑函数式为：0164217530 DDDDDDDDCABAAA 0120164217530 DDDDDDDDCABAAA 01213D20D21D22D23

19、D2S4D5D6D7D0D1D2D3D0A2A1A1A0AY2Y1Y2G1G74HC1531S10D11D12DCABZ011S 2S 四、加法器ABSCOCOSA BABABCOAB0011010101100001ABSCO输输 入入输输 出出ABSCOCI00001111A00110011B01010101S01101001CO00010111输输 入入输输 出出()SA B CIAB CIA BCIABCI 000011111000011110CIABSABSCOCOCICI双全加器双全加器74LS183的图形符号的图形符号011100101000011110CIABCO0()COA BB CIA CI 合并0求反二、多位加法器 串行进位加法器 优点：简单 缺点：慢2. 超前进位加法器基本原理：加到第i位的进位输入信号是两个加数第i位以前各位（0 j-1）的函数，可在相加前由A,B两数确定。优点：快，每1位的和及最后的进位基本同时产生。 缺点：电路复杂。iiiiiiiiiiiiCIBABACOCIBASCOCI)()()()()(1进位位