计算机设计与实践——MIPS基本指令

1、mips基本指令和寻址方式：mips是典型的risc处理器，采用32位定长指令字，操作码字段也是固定长度，没冇 专门的寻址方式字段，由指令格式确定各操作数的寻址方式。mips指令格式一般有三种格式：r-型指令格式i 型指令格式j型指令格式r_type 0 ti 1312621161160oprsrtrdshamtfunc5w slit 5wop：操作码rs：第一个源操作数寄存器rt：第二个源操作数寄存器（单冃原数据）rd： 结果寄存器shamt：移位指令的位移量func：指令的具体操作类型特点：r型指令是rr型指令，其操作码0p字段是特定的“000000”，具体操作类型由func 字段给定。例

2、如：func=“ 100000"时，表示“加法”运算。rrd - rrs + rrt-type 11 0 c 031262116150oprsrtimmediateqjit3jit1bjl特点：i-型指令是立即数型指令双目运算：rrt <r rrs (op) signext(imm 16)load指令:addr rrs + signext(imml6)计算数据地址(立即数要进行符号扩展)rrt - maddr从存储器中取出数据，装入到寄存器中store指令：addr rfrs + signext(imml6)maddr rrtj_type描令格式3126 250oplaigel

3、 address特点型指令主要是无条件跳转指令,将当而pc的高4位拼上26位立即数，后补两个“0”, 作为跳转目标地址。2target address伽。l 1 i i v d 0 0 1 03target address临戒l 1 1 1 | 0 0 0 0 qr型指令:定点运算:add / addu, sub / subu,sra, mult/multu, div/divu逻辑运算:and/or/norsll / srl比较分支：beq / bne / sit / situ跳转指令：jri型指令：定点运算:addi / addiu逻辑运算：andi / ori比较分支：slti / slt

4、iu数据传送：lw / sw/ lhu / sh / lbu / sb / luij/jalj型指令:设计模块划分，教学安排1、mips格式指令系统设计2、指令存储器设计3、寄存器堆设计4、alu设计基木算术、逻辑单元的设计32位超前进位加法器的设计32位桶式移位寄存器的设计5、取指令部件的设计6、立即数处理单元设计7、单周期处理器设计r型指令的数据通路设计i型指令的数据通路设计load/store指令的数据通路设讣分支指令/转移指令的数据通路设计综合12条指令的完整数据通路设计8、alu控制单元设计9、主控制单元的设计10、单周期处理器总体验证11、界常和中断处理及其电路实现12、带有异常和

5、屮断处理功能的处理器的设计设计示例1:指令存储器设计1、指令存储器模块定义：指令存储器用于存放cpu运算的程序指令和数据等，釆用单端口存储器设计，设计最大为64个存储单元，每个存储单元数据宽度为32bito下图为指令存储器的模块框图。inc-iliiiu1extmcmextmem csextmemdout extmem dinextmcm_adr eximem wrextmem rdextmem cl.k图1模块框图表1：存储器接口信号说明表序号接口信号名称方向（i/o）说明备注1extmem_clki存储器工作时钟,频率为50mhz2extmem_csni存储器片选信号，低有效3extmem

6、_adr 5:0i存储器地址线最大64个单元4extmem_wr ni存储器写信号，低有效5extmem_rdni存储器读信号，低有效6extmem_din 31:0i存储器输入数据线7extmem_dout 31:0o存储器输出数据线8vcc电源9cind地线fwmem_clb； | 一flxrtlmiucspfximemihltfuximijcd valid emmzc vrinj )图2存储器接口读时序框图aa rrrtlr n sdrit ii'sin'njsin< valid >图3存储器接口写时序框图i imcm csemmcni wrexlmcmjkd

7、emmem a drexlmcni clkvalid ( validemmcm doutemmem din valid图4存储器接口读写时序框图2、设计电路源代码module extmem (inputinputinputinputinputinputoutputextmem_clk,extmem_cs,5:0 extmem_adr,extmem_wr,extmem_rd,31:0 extmem_din,31:0 extmem_dout);reg 31:0 memory 0: 63;存储器写操作always ( posedge extmem )beginif(ex(mem_cs & e

8、xtmem_wr ) memoryextmem_adr<= extmem_din;end/存储器读操作方式1always ( posedge extmem )beginif (-extmem_cs & extmem_rd ) extmem_dout<= memoryextmem_adr;end存储器读操作方式2always ( *)beginif (ex(mem_cs & extmem_rd ) extmem_dout<= memoryextmem_adr;end endmodule问题讨论：/一方式1与方式2的区别？/ altera公司的fpga芯片，使用其

9、内部存储器ip必须采用方式1设计/ xilinx公司的fpga芯片，使用其内部存储器ip可以釆用方式1或方式2设计3、指令存储器初始化值设计在仿真环境下，在设计电路屮添加如下初始化存储器值电路：initialbegin#0 memory 6'ho<=32'h 10; memoryl=32'hl 1; memory2=32,h 12; memory63=32*h63;end问题讨论：在硬件设计实现方式下，如何给存储器付初值？4、设计电路仿真所设计的指令存储器模块电路，采用active-hdl 8.1 ver仿真器工具进行了设计仿真验 证，验证结果表明存储器功能以及接

10、口吋序完全正确，如下是仿真验证的波形图。附件1 是仿真激励源代码。0 a usmg3 <匕 100m£ < ! 1pkor5 active hdl 8.1 (f«tmem .extmem) - untitled awe3< edit $m£ch yiew wfirksp»ce resign jimulmicn «veform jools yjfindcw helpgt； extmtmjeitbnch -p pars 2 pxoceffsim： instantiations83 procejtain behavioral fft

11、atct»cntff 0 elb/dag code ceneratinfj module $root found in current workup library0 unit top nodules: extr«k_tertbench. 0 sroot top modules: extleictestbench. # compile zuccciit 0 errors 0 farninga analysis tiba： ouj t done restirt 0 eu5kead: elaboration process0 elbread: varmn<: yodulo

12、 * ext yea' does not have a tiaescftle directive, b«t previous &o<kileff do. 0 elbread: elaboration 0.0 (<. & kzrxel: nair, thread initiated 0 kekxel: ktriwl proctrt mxt lalxsat io«i phaxt.-9 kkkxel: ti*e xerolution set to lqp.0 elab2: elaboration final pw.-9 elab2: creat

13、e insances t elab2: create instances complete. * extm<m_t«ftb«ncht memjnst: extmefn ©always，17.2 ©mway$#23m * always»26.0c 】nmal28览30mooax 1勺i<x8/$ t ore/s 4%s>p»al ak*田mwn.omb <«me_oqut1|旦|value *name extmem c1x* m»茴 riles ?struccrior i e?xtnr-n)o

14、 .-rxtnir v iquint i t lr. - rxt rrm .【”丘-wv丄mb slm ein!t|al«34.2oins图5存储器电路读写仿真波形图5、存在问题及解决方式方法，设计讨论等xxxxxxxxxyyyyzzzzzzzzzzz6、存储器设计方法二在fpga设计阶段，可以使用定制宏单元的方法设计，参考教材计算机原理与设计 verilog hdl 版pi49.附件1:/desc:/s timescale 1 ops/1 opsmodule extmem_testbench ();一测试信号定义regfpga_c1k, mem_cs, mem_wr, men_rd

15、;reg5:0mem_addr;reg31:0metn_din;wire:0mem_dout;存储器模块实例化调用extmem mem_inst( .extmem_clk(fpga_clk),.extmem_cs(mem_cs),.extmem_adr(rnem_addr),.extmem_wr(inem_wr),.extmem_rd(men_rd),extmem_din(mem_din),.extmem_dout(rnem_dout);/always #50fpga_clk<=fpga_clk;initialbegin#0 fpga_clk= 1 *h0; mem_cs= lhl; m

16、em_wr= phi;mem_addr=6rh00; mem_din=32,h00;men_rd=rhl;initialbegin#510mem_cs=rh0;mem_wr=rh0;mem_addr=6,h01;mem_din=32*h01;#100mem_addr=6,h02;mem_din=32'h02;#100mem_cs= phi;mem_wr= phi;#100mem_addr=6,h03;mem_din=32'h03;#100mem_cs=l'h0;mem_wr=rh0;#100mem_cs= 1 'h 1;mem_wr=rhl;mem_addr=6rh04;mem_din=32'h04;#200mem_cs=rh0;men_rd= lho; mem_addr=6,h02;mem_din=32'hzz;#100mern_addr=6,h03;#100mem_cs= phi;men_rd=rhl;#200mem_cs=r