电子设计自动化实验讲义B5

1、电子设计自动化 实验指导书信息与自动化学院电子设计自动化-实验指导书实验1 EDA实验环境的熟悉一、实验目的和要求：1.熟悉EDA实验开发环境以及进行硬件测试所用开发板的使用方法2.掌握使用VHDL输入法的基本流程。二、实验设备1电脑，quartus ii 集成开发环境2GX_SOPC_EP3C10_EDK系统三、实验内容1.了解和熟悉QuartusII软件的菜单界面和命令功能2. EDA开发软件QuartusII的基本使用方法 3.设计一个二选一多路选择器，按照流程做完从新建工程，VHDL文本编辑，编译，仿真，引脚锁定，编程下载等软件操作部分的全过程。应用FPGA/CPLD的EDA开发流程图

2、程序：LIBRARY ieee; USE IEEE.STD_LOGIC_1164.ALL; ENTITY multi_2 IS PORT (s,d0,d1:IN STD_LOGIC; y: OUT STD_LOGIC); END multi_2 ; ARCHITECTURE aa1 OF multi_2 IS BEGIN PROCESS (s,d0,d1) BEGIN IF (s=0) THEN y<=d0; ELSE y<=d1; END IF; END PROCESS; END aa1; 画出仿真图4.学习开发板的说明书以及使用开发板进行硬件测试的基本流程，最终对二选一多路选择

3、器进行硬件测试。将引脚按照如下模式分配。设计端口 芯片引脚 开发板模块S PIN_91 SW1Ad0 PIN_90 SW2A d1 PIN_88 SW4A Y PIN_72 LED1这样在S为不同的状态时，2个输入端d0，d1的状态可分别确定为可调，即可观察对应Y的输出结果。记录观察到的结果。18实验2 4选1多路选择器的设计一、实验目的 1、熟悉利用Quartus II 开发数字电路的基本流程和Quartus II 软件的相关操作。2、熟悉Quartus II的VHDL文本设计流程、组合电路的设计仿真和测试。二、实验原理 本实验主要设计一个简单的4选1多路选择器。选择器有两个控制端，4个输入

4、端，1个输出端。其真值表如下： 控制端 输出 S0 S1 Y 0 0 A 0 1 B 1 0 C 1 1 D 要求使用两到三种不同的程序方法（if else 语句，when else 语句，case 语句）实现这个功能。三、实验内容 1.自己编写程序：根据4.1节的流程，利用Quanus lI完成4选1多路选择器（第3章习题3-2）的文本编辑输入和仿真测试等步骤，给出仿真波形。2.硬件测试：在实验系统上硬件测试，验证此设计的功能。对于引脚锁定以及硬件下载测试。四、设计原理图 从图中可见，共有6个输入状态, 将引脚按照如下模式分配。设计端口 芯片引脚 开发板模块S0 PIN_90 SW2AS1

5、PIN_91 SW1A A PIN_89 SW3A B PIN_88 SW4A Y PIN_72 LED1C 、D 在编译时在芯片内部分别定义为 1 和0 。这样在S0 S1为不同的状态时，4个输入端A、B、C、D的状态可分别确定为可调（A、B），0（C）,1（D），即可观察对应的输出结果。实验3 计数器的设计一、实验前的准备 把USB数据线一端接计算机USB接口，另一端接GX-SOPC-EP3C10-EDK 开发板的USB_ BLASTER接口。开发板接上5V电源。二、实验目的 1、熟悉利用QuartusII开发数字电路的基本流程和 QuartusII软件的相关操作， 2、掌握基本的设计思路

6、，软件环境参数配置，仿真，管脚分配，利用 JTAG 进行下载等基本操作。 3、学习计数器的设计、仿真和硬件测试。4、掌握原理图与文本混合设计方法。 三、实验设备1电脑，quartus ii 集成开发环境2GX_SOPC_EP3C10_EDK系统四、实验原理 参考3.4节。实验程序为例3-20，设计流程参考本章。 四、实验内容 根据4.1节在QuartusII上对例3-20进行编辑、编译、综合、适配、仿真。说明例中各语句的作用。给出其所有信号的时序仿真波形，根据波形详细描述此设计的功能特点，包括RST、EN、LOAD、DATA、CLK等信号的异步和同步特性。查阅编译后的计数器的时序特点，从时序仿

7、真图和编译报告中了解计数时钟输入至计数数据输出的延时情况，包括设定不同优化约束后的改善情况，以及当选择不同FPGA目标器件后的延时差距及毛刺情况，给出分析报告。用本章介绍的不同方式锁定引脚并硬件下载测试。引脚锁定后进行编译、下载和硬件测试实验。将实验过程和实验结果写进实验报告。硬件实验中，注意测试所有控制信号和显示信号，包括RST、EN、LOAD、DATA等的同步、异步特性，以及进位信号等。五、设计原理图 从图中可见，首先判断使能端口 EN状态, 当起满足高电平时，判断三个输入端口A2、A1、A0 的状态来决定八个输出的状态。输入 EN和 A 需要独立可变的输入激励，所以最好选择开关，独立可变

8、，易于控制；译码输出为 8位数据，根据真值表可看出使用独立显示各个数据位的设备较好，故选用 8 个 LED 指示灯来表示。因此选用带有 4 个电平开关，8 个 LED的第二种组合较好，具体引脚分配见下。 六、引脚分配情况 下表为 GX-SOPC-EDA-EP3C5/EP3C10-STARTER-EDK 开发板引脚分配表： 设计端口 芯片引脚 开发板模块CLK PIN_89 SW4ARST PIN_91 SW1AEN PIN_90 SW2ALOAD PIN_88 SW3ADOUT0 PIN_72 LED1DOUT1 PIN_73 LED2DOUT2 PIN_74 LED3DOUT3 PIN_75

9、 LED4COUT PIN_76 LED5空闲 PIN_77 LED6空闲 PIN_79 LED7空闲 PIN_80 LED8CLK .RST .LOAD 和en 都接到拨码开关输入作为译码输入引脚和使能输入引脚， DOUT 和COUT 接到LED 指示灯作为译码输出引脚，共有8个LED 指示灯输出引脚，使用了其中的5个。 实验步骤： 1、4 个跳线器连接在 F1_SW1_JP1(1-2)，F1_SW1_JP2(1-2)，F1_SW1_JP3(1-2)，F1_SW1_JP4(1-2)状态，这样可以使用 SW1A，SW2A，SW3A，SW4A 。如果4 个跳线器连接在 F1_SW1_JP1(2-

10、3)，F1_SW1_JP2(2-3)，F1_SW1_JP3(2-3)，F1_SW1_JP4(2-3)状态，则使用按键键盘 F1_KEY，F2_KEY，F3_KEY，F4_KEY进行输入。2、EN、RST、LOAD均拨到1，然后改变CLK，产生时钟，则发现计数器按照十进制功能正常计数。 3、分别改变EN、RST、LOAD的状态，依次观察计数输出结果的变化。 七、结果分析 用 QuartusII自带的仿真器进行仿真，仿真结果如下图所示，符合预定设计的真值表： 实验4 基于原理图输入法的三人表决电路设计一、实验前的准备 把USB数据线一端接计算机USB接口，另一端接GX-SOPC-EP3C10-ED

11、K 开发板的USB_ BLASTER接口。开发板接上5V电源。二、实验目的：1. 掌握输入、编译、仿真原理图文件的方法2. 掌握硬件测试的方法三、实验设备1电脑，quartus ii 集成开发环境2GX_SOPC_EP3C10_EDK系统四、实验内容与步骤：1. 三人表决电路原理1）当表决某个提案时，共三个人进行表决，多数人同意（即两个或两个以上同意），提案通过。三人表决电路的真值表输入输出abcy000000100100011110001011110111112）求出y的表达式3）根据y的表达式画出三人表决器的逻辑图2. 实验步骤1) 利用Quartus II软件进行三人表决器原理图的输入、

12、编译、仿真，直至实现其功能，并记录仿真波形2) 引脚锁定3) 编程下载并进行硬件按测试，观察并记录结果五、实验报告1. 详细写出实验内容及步骤2. 实验心得实验5 基于原理图输入法的8位全加器的设计一、实验目的 1、熟悉利用Quartus II的原理图输入方法设计简单组合电路。 2、掌握层次化设计的方法，并通过一个8位全加器的设计把握文本和原理图输入方式设计的详细流程。二实验设备：1电脑，quartus ii 集成开发环境2GX_SOPC_EP3C10_EDK系统三实验实训要求1使用quartus ii 集成开发环境分频器的设计2利用GX_SOPC_EP3C10_EDK系统和电脑完成实验并观察

13、波形三、实验原理实验原理参考4.5节。先设计完成一个半加器，在此基础上实现1位全加器。一个8位全加器可以由8个1位全加器构成，加法器间的进位可以串行方式实现，即将低位加法器的进位输出cout与相邻的高位加法器的最低进位输入信号cin相接。五、实验内容l. 按照4 5 1节完成半加器和l位全加器的设计，包括用文本或原理图输入，编译、综合、适配、仿真、实验板上的硬件测试，并将此全加器电路设置成一个元件符号入库。2. 建立一个更高层次的原理图或文本设计，利用以上获得的1位全加器构成8位全加器，并完成编译、综合、适配、仿真和硬件测试。附图1： 半加器原理图附图2：将半加器、全加器电路设置成一个元件符号

14、入库，以便在更高层次设计中调用附图3：建立一个更高层次的原理图设计，构成8位全加器实验6 十六进制7段数码显示译码器设计一、实验目的 1、熟悉利用Quartus II的原理图输入方法设计简单组合电路。 2、学习7段数码显示译码器的VHDL设计和硬件验证。二实验设备：1电脑，quartus ii 集成开发环境2GX_SOPC_EP3C10_EDK系统三实验实训要求1使用quartus ii 集成开发环境分频器的设计2利用GX_SOPC_EP3C10_EDK系统和电脑完成实验并观察波形三、实验原理7段数码是纯组合电路。通常的小规模专用IC，如74或4000系列的器件只能作十进制BCD码译码，然而数

15、字系统中的数据处理和运算都是二进制的，所以输出表达都是十六进制的。为了满足十六进制数的译码显示，最方便的方法就是利用VHDL译码程序在FPGA/CPLD中来实现。首先要设计一段程序。该程序可按照课本上例3-5的CASE语句表述方法，再根据表4-2的真值表写出程序。设输入的4位码为A3:0，输出控制7段共阴数码管（图4-74）的7位数据为LED7S 6:0。输出信号LED7S的7位分别接图4-74的共阴数码管的7个段，高位在左，低位在右。例如当LED7S输出为“1101101”时，数码管的7个段g、f、e、d、c、b、a分别接1、l、0、1、1、O、1；接有高电平的段发亮，于是数码管显示“5”。

16、这里没有考虑表示小数点的发光管，如果要考虑，需要增加段h，然后将LED7S改为8位输出。五、实验内容l. 将设计好的VHDL译码器程序在Quanus II上进行编辑、编译、综合、适配、仿真，给出其所有信号的时序仿真波形。提示：设仿真激励信号是用输入总线的方式给出输入信号仿真数据，仿真波形图如图4-73所示。2. 引脚锁定及硬件测试。附图1： 十六进制译码器原理图LIBRARY IEEE ; USE IEEE.STD_LOGIC_1164.ALL ; ENTITY DECL7S IS PORT ( A : IN STD_LOGIC_VECTOR(3 DOWNTO 0); LED7S : OUT

17、STD_LOGIC_VECTOR(6 DOWNTO 0) ) ; END ; ARCHITECTURE one OF DECL7S IS BEGIN PROCESS( A ) BEGIN CASE A IS WHEN "0000" => LED7S <= "0111111" ; WHEN "0001" => LED7S <= "0000110" ; WHEN "0010" => LED7S <= "1011011" ; WHEN "

18、;0011" => LED7S <= "1001111" ; WHEN "0100" => LED7S <= "1100110" ; WHEN "0101" => LED7S <= "1101101" ; WHEN "0110" => LED7S <= "1111101" ; WHEN "0111" => LED7S <= "0000111" ;

19、WHEN "1000" => LED7S <= "1111111" ; WHEN "1001" => LED7S <= "1101111" ; WHEN "1010" => LED7S <= "1110111" ; WHEN "1011" => LED7S <= "1111100" ; WHEN "1100" => LED7S <= "011100

20、1" ; WHEN "1101" => LED7S <= "1011110" ; WHEN "1110" => LED7S <= "1111001" ; WHEN "1111" => LED7S <= "1110001" ; WHEN OTHERS => NULL ; END CASE ; END PROCESS ; END ;实验7 移位寄存器的设计一、实验前的准备 电脑及其Quartus II 8.0 集成开发环境。二、

21、实验目的 学习利用VHDL完成实用程序的设计。三、实验原理实验原理参考5.6节。四、实验内容用VHDL设计包含串进/并出、串进/串出型的移位寄存器。给出仿真波形和功能说明，然后硬件测试。附： 移位寄存器VHDL程序LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_unsigned.ALL;ENTITY sipo IS PORT (CLK,d_in : IN STD_LOGIC; -时钟和进位输入 D_OUT :OUT STD_LOGIC_VECTOR (3 DOWNTO 0); -移位数据输出END sipo;ARCHITECTURE BEHAV OF sipo ISSIGNAL q : STD_LOGIC_VECTOR(3 DOWNTO 0);BEGINPROCESS (CLK