G移动通信技术

1、学年论文论文题目：3G移动通信技术学 院：电子工程学院年 级：2009级专 业：集成电路姓 名：吕亮学 号：20092144指导教师：曹贝 2012年6月10日摘要 数字IC的低功耗设计是一个系统问题，必须在设计的各个层次上发展适当的技术，综合应用不同的设计策略，才能达到在降低功耗的同时还能维持较高的系统性能的目的。本文系统地总结了当前系统级芯片设计中的低功耗技术，并对功耗估计和分析以及不同设计层次的功耗优化方法分别进行了讨论。关键词数字集成电路；功耗估计；功耗分析；低功耗设计；功耗优化Abstract Low power design of digital IC is a

2、 system problem, must have the propertechnology development in various levels of design, design strategy in order to achieve the comprehensive application of different, while reducing the power consumption while maintaining higher system perform

3、ance objective. This paper systematically summarizes the current system on chip design of the low power technology, and the power estimation and analysis as well as different design levelpower optimization methods are discussed.Key wordsDig

4、ital integrated circuits; Power estimation; Power analysis;Low power design;Power optimizationI目录摘要IAbstractII前言1一、功耗估计2（一） 概率方法2（二）统计方法2（三）时序电路功耗估计3（四）结构级功耗估计方法3二、 电路功耗分析3三、 层次化的低功耗设计4（一）工艺级6（二）版图级61.布局布线6（三）电路级7（四）门级7（五）寄存器传输级8（六）体系结构级8（七）算法级低功耗设计方法9（八） 系统级10四、 功耗优化10（一）优化操作11（二） 优化控制11（

5、三）优化编码12（四） 优化资源分配12（五） 优化结构12（六） 优化逻辑12结论13参考文献14附录一15致谢16通讯原理论文题目（五号楷体居中书写）前言近来，研究人员发现仅仅用时间和面积作为评价系统性能的指标是不够的。功耗是另一个非常重要的考虑指标。直到最近，相对于面积和速度指标而言，对功耗的考虑还被放在第二位。但是，近年来这种考虑方法正在开始改变，对功耗指标重要性的考虑逐渐提高到与面积和速度同等重要的高度。许多因素推动了这个趋势的发生。也许最明显的因素就是便携式电子系统的飞速发展。对于这些便携式电子系统应用，平均功耗已经变成一个最关键的设计指标。例如，用分立器件所搭建的一个便携式多媒体

6、终端，由于没有进行低功耗的优化设计，其消耗的功率是40瓦。用先进的镍-金属-氰化物电池供电，每公斤重可以产生的电能约为65瓦*小时，支持这样的终端运行10小时就需要6公斤重电池，这是无法接受的。甚至用现在比较先进的电池技术如锂离子电池，每公斤重可以产生的电能为100瓦*小时，支持这个多媒体终端运行10小时，也需要4公斤锂离子电池。因此，如果没有低功耗设计，当前和未来的便携式电子设备要么需要非常重的电池组，要么电池的寿命非常短。即使对于非便携式的设备而言，减小功耗也会起到非常关键的作用。例如，进行过性能优化的微处理器，在时钟频率为200MHz500MHz的情况下，消耗的功耗典型值大约为40瓦80

7、瓦。微处理器的速度正在稳步提高，时钟频率已经达到了1GHz。在这样高的时钟频率下，它们消耗大约300瓦的功率是无法接受的，因为封装和散热设备的成本太高了。因而，除非功耗大大降低，否则因功耗而产生的热量必须限制封装和VLSI系统的性能。动态功耗是IC功耗的主要组成部分，但随着深亚微米工艺的发展，之前微不足道的漏电流功耗呈指数级增大，甚至有超越动态功耗的趋势，这也使得新兴低功耗技术的研究显得更加重要和紧迫。本文将介绍芯片功耗的主要来源、基本概念及其影响因素；针对这些功耗来源和影响因素，本文将分别考虑IC设计中不同抽象层次对电路功耗的影响，并比较各项低功耗技术的效果和存在的问题；此外，对功耗的优化也

8、进行了详细的介绍。一、功耗估计 功耗估计是指估计数字电路的平均功耗。理想情况下平均功耗应该包括静态功耗和动态功耗，然而在精心设计的CMOS电路中，容性功率占主导地位，因此平均功耗一般指的是容性功耗。这与模拟为电压降低问题的瞬时功耗或最坏情况功耗的估计有很大不同。在设计的每一个层次上，从低层的电路级、门级，到高层的结构级(RTL级)和行为级，有相应的功耗估计方法。 电路级的功耗估计工具，是最早发展起来的它虽然具有精度高的优点，但是速度太慢，不适用于大电路。另外，此时电路级网单已经生成即使发现功耗估计的结果不满足要求，修改所花的代价也太大。因此电路级的功耗估计工具主要用于验证已基本设计完成的电路的

9、指标，而要在电路的综合和优化的过程中，为设计提供功耗评价的标准，则就要运用门级、结构级或行为级的功耗估计工具。门级功耗估计的方法分为概率方法和统计方法；结构级功耗估计的方法分为基于电路复杂度和基于输入信号变化特征的方法；行为级功耗估计的方法分为随机方法和经验方法， 本节将主要阐述门级功耗估计中的概率方法和统计方法，结构级功耗估计中的宏模型方法，以及时序电路的功耗估计。（一） 概率方法较早发展起来的门级功耗估计方法是概率方法。它利用信号的概率信息做功耗估计，不象电路级的功耗估计方法要求用户提供大量的输入信号矢量序列。在这种方法中，功耗估计公式不再采用对电源电流积分再求平均，而是： Pav=1/2

10、fclk·VDD·VSW·cnp（xn） （1）其中， fclk是电路的时钟频率；VDD是电源电压； VSW 是开关动作时电容电压转换值。在大部分情况下电容充放电是在0和VDD之间变化，VSW 等于VDD。 n是逻辑门的输出节点数；cn 是在输出节点xn处的集总电容；p（xn）是在输出节点xn处的信号转换概率。以上这些参数中，除p（xn）外的其他参数都可由电路本身信息得到而p（xn）则不仅依赖电路所完成的逻辑功能，还和输入信号的特性有关，功耗估计的关键就是计算p（xn）。（二）统计方法概率方法，如果忽略内部节点的时空相关性，则可以大大提高计算速度，但却牺牲了相当的

11、精度如果考虑内部节点的相关性，问题又变得很复杂。统计方法能较好地解决这一矛盾。该方法中提出的基于Monte Carlo技术的统计模拟方法，对一些随机产生的输入样本做模拟，再用收敛准则判断它们功耗的平均值是否收敛到了平均功耗。这种方法可以在用户所要求的精度下同时保证速度，但是该方法只能处理功耗是正态分布的情况。另外，分层采样技术对上述简单采样技术做了改进，它不仅解决了非正态分布问题，而且提高了采样效率。上面的方法只提供了整体电路的功耗，如果要进一步计算电路中每一个门的功耗则不易得到，原因是收敛准则中的精度要求采用相对误差。（三）时序电路功耗估计逻辑电路分为组合逻辑电路和时序逻辑电路，以上所提的所

12、有方法都是对组合电路而言的。由于时序逻辑电路存在反馈，它的功耗估计比组合逻辑电路要复杂。时序电路中组合电路部分的输入分为外输入和当前状态线输入，当前状态线输入是锬存器的输出，它的当前值与前一周期的值相关，且状态线之间的值也是相关的，即具有时间和空间相关性。（四）结构级功耗估计方法由于在结构级上发展功耗估计工具是目前最新的发展趋势，在低层次上提高估计的精度实际已无多大实用价值，而结构级工具虽然牺牲了一部分精度，但求得了更快的速度和效率。一种方法是基于电路复杂度，电路的功耗等于电路中等效门个数乘以每一个门的功耗。这类方法所需信息较少，只需要一些工艺参数和等效门个数的信息，但是假设输入信号的统计规律

13、为白噪声，即同一寄存器中每一位的转换概率是相等的。目前门级和结构级的功耗估计工具应用较为广泛，行为级的功耗估计工具也逐渐发展了起来。由于在这一层次尚未得到电路结构，所面临的主要问题是精度。2、 电路功耗分析研究低功耗技术，我们首先要分析功耗的来源。CMOS是当今使用最普遍的IC设计工艺。在一个CMOS电路中，功耗主要有三部分：P=PSwitch+PShortCircuit+PLeakage (1) =ACV2f+AVIshort+VIleak (2) 其中f是系统的频率；A是跳变因子，即整个电路的平均翻转比例;C是门电路的总电容；V是供电电压；是电平信号上升/下降的时间。公式(1)中，P是一个

14、CMOS电路的总功耗；PSwitch是跳变功耗，也叫动态功耗，是器件在工作过程中对电容充放电形成的；PShortCircuit是短路功耗，也叫直通功耗，是器件在工作时由电源到地形成的通路造成的；PLeakage是漏电流功耗，通常也叫做静态功耗，是由亚阈值电流和反向偏压电流造成的。图1是这三部分功耗的电路示意图。图1-1 功耗电路示意图由公式(2)可以看出：降低跳变功耗可以通过降低器件的工作电压和工作频率、减小单元器件的负载电容或者降低电路的跳变因子来实现；与短路功耗AVIshortA(VddVth)3(由工艺决定) 对应的低功耗技术主要注重如何降低器件的工作电压Vdd、提高晶体管阈值电压Vth

15、以及改善电路工艺等；而漏电流功耗VIleakVe主要受工作电压Vdd、阈值电压Vth和器件尺寸W/L等几个参数的影响。其中Vth的减小使得漏电流功耗呈指数级增大，这一点在深亚微米工艺中表现的尤为突出。3、 层次化的低功耗设计CMOS电路的功耗包括以下两部分：静态功耗（Static power） 对于基于CMOS的设计，静态电流引起的功耗在深亚微米以前的工艺很低，通常可以忽略。随着低电压深亚微米工艺的采用，这种情况发生了巨大的变化，为了保证高性能，单元库的设计者通常以较高的静态电流的代价来实现快速的单元电路，这就带来了非常大的静态功耗。据预测，在工艺的特征尺寸达到0.06m时，静态功耗将超过系统

16、的动态功耗，即大型芯片在不工作的情况下（没有输入信号）也将达到几十瓦的功耗。目前最新的Intel CPU已采用Sleep Transistor来降低静态功耗，它的工作原理是对不工作的三极管关闭供给电压，因此彻底消除了静态功耗，当然这也对电路的性能产生不好的影响。动态功耗（Dynamic power） CMOS电路的动态功耗是电路工作时消耗的功率，或者说是当电路中的电压由于激励信号发生变化时消耗的功率。动态功耗又由两部分组成，即翻转功耗（switching power）和内部功耗（internal power）。翻转功耗是指一个驱动元件在对负载电容进行充放电时消耗的功率。显然，电路电压发转越频繁

17、，这种功耗越大。因此，翻转功耗是元件输出端驱动的总负载电容和逻辑翻转率的函数。这部分功耗在CMOS工艺的功耗中是最大的一部分。动态功耗可用以下公式来表示： Pd=afCV2式中 Pd电路各点功耗的总和； a该点电路的翻转次数； f时钟频率； C该点的电容；V电压值。因此，可以看出低功耗设计的基本犯法就是减少a、C和V。对于某些非关键模块，我们也采用降低频率的方法来降低功耗，但系统的最高工作频率f通常已由系统性能决定，不能更改。内部功耗是指所有在元件内部消耗的功率。CMOS电路中的一个门有一个P型晶体管和一个N型晶体管构成，这两个晶体管总有一个导通一个截止，但在电路发生翻转时会出现瞬时的同时导通

18、的情况，这时会消耗一定的功率，称作短路功耗。对于那些翻转速度慢的电路，这部分功耗会相当显著。低功耗设计根据不同的引用有不同的设计目标，应分别考虑：1. 高性能的设计，与此同时低功耗是第二位的设计目标，如笔记本电脑的CPU。2. 低功耗是第一位的设计目标，如手持设备芯片。从上面的简单分析中可以看出，低功耗技术涉及到很多因素，如跳变因子、负载电容、电源电压、工作频率、阈值电压以及器件尺寸等。低功耗设计就是从这些基本因素出发，在设计的各个阶段综合运用不同的策略以消除或降低诸因素对功耗的影响，以取得更好的低功耗效果。（一）工艺级工艺上可以考虑的低功耗技术主要有：降低电源电压，减小晶体管尺寸，增加金属层

19、数以及采用其它特殊工艺等。电源电压随着工艺水平的提高不断降低，为满足性能的要求，阈值电压也随之不断的降低。然而，阈值电压的减小会导致泄漏电流呈指数级增长，而且越来越薄的栅氧化层也使得栅沟道泄漏电流不断加大。在90nm和更先进的工艺下，泄漏功耗的处理成为芯片设计中的主要部分。针对这一问题，可以采用一些特殊工艺如绝缘体上硅(Silicon onInsulator，SOI)工艺、多阈值工艺和变阈值工艺等。多阈值工艺在关键路径上采用阈值较低的器件，而在非关键路径上用高阈值器件，虽然会因此增大延迟，但可换得漏电流功耗的降低；变阈值工艺通过动态地改变衬底偏置电压以改变阈值，同样可降低漏电流功耗。采用先进的

20、工艺，能获得更小的晶体管尺寸，有助于减小互连线长度和开关电容，从而有助于降低电路功耗3。同样地，多层金属布线可以避免使用大范围连线，减少开关电容降低功耗。但是多层金属会导致耦合寄生电容的增加，抵消部分降低的功耗。（二）版图级1.布局布线以前，布局布线技术大多只需要考虑面积和延时的因素，进入深亚微米工艺后，互连线的功耗逐渐成为整个电路功耗的主要部分，布局布线也就成为低功耗设计需要考虑的一个方面。布线时应考虑将开关频繁的路径设为高优先级，同时减小互连线的长度以降低整体功耗。时钟树是数字电路中最大的负载网络，其功耗可达系统功耗的40%。时钟树生成时，可以在保证时序约束的条件下，对时钟树的结构、驱动方

21、式进行选择，并通过缓冲器的插入和尺寸优化来减小功耗。另外，在对同步时钟容差分析的基础上，不再追求时钟偏移最小化，而是在保证电路时序的条件下减小功耗。（三）电路级电路级低功耗设计主要针对跳变功耗，涉及电源电压、物理电容和开关频率等几个方面。由于动态功耗和电源电压呈二次方关系，所以减少电源电压是降低跳变功耗最有效的方法，不过，降低电源电压会使得延迟增加、性能下降。作为折中，可以在阈值电压不变的情况下，采取多电源电压(Multi Supply Multi Voltage, MSMV)的方法。即在系统的关键时序路径上，采用较高的电源电压保证整个系统的性能，而在其它路径上，采用低的电源电压以减少功耗。不

22、过，电平转换电路的增加是其主要的制约因素。CMOS数字电路的物理电容大致有三种：栅电容、扩散电容和连线电容。降低这三种电容，则对应的节点的功耗也随之降低。栅电容和扩散电容主要是由所选的工艺的单元库决定的，而连线电容则受后端设计的布局布线的影响。通过采用路径平衡技术来降低器件的开关频率可以减少功耗。路径平衡技术主要通过路径延迟等手段使某一器件的几个输入信号同时到达，避免不必要的器件翻转以减少毛刺的产生，从而有效的降低功耗。如图2所示，a、b是同时到达的两信号，期望信号X为一恒零的输出，由于图2(a)所示电路的不平衡，可能造成信号的毛刺，而图2(b)由于路径平衡可以减少这一毛刺，从而降低功耗。 3

23、-1 路径平面示意图（四）门级目前采用的门级低功耗优化方法主要有门尺寸优化和门级多阈值电压技术(Gate-level Multi Vthimplementation)。其中，门尺寸优化的基本思想是通过减小器件的尺寸来获得低功耗，但这样做通常会影响电路的性能。作为改进，可以将非关键路径的门缩小尺寸以减小面积和功耗。因此门尺寸优化问题可以转化为满足给定延迟约束条件下的功耗极小化问题。门级多阈值电压技术主要用来降低漏电流功耗。随着芯片集成度的提高，电源电压不断降低，多阈值电压逻辑电路在低功耗设计中发挥着越来越重要的作用。它一方面降低了内部工作电压的逻辑摆幅，使功耗降低；另一方面有效地控制了漏电流的增

24、加，克服了以往由于因工作电压减少、阈值电压降低而导致的漏电流的增加。（五）寄存器传输级RTL级低功耗技术主要通过减少寄存器不希望的跳变(glitch-Spurious switch)来降低功耗。这种跳变虽然对电路的逻辑功能没有负面的影响，但会导致跳变因子A的增加，从而导致功耗的增加。减少glitch的方法主要是消除其产生的条件，如用时钟信号同步、结构重构以及时钟门控(Clock Gating)等。在电路中插入由时钟信号控制的寄存器将待传递的信号同步，可以将寄存器前面的glitch阻隔在寄存器外，避免其层层传递累积。但此时需要权衡引入时钟树和寄存器增加的功耗和面积与得到的改善相比是否值得。结构重

25、构是利用在电路中插入缓冲器或冗余电路的方法来消除由于路径延迟不同而引起的glitch，消除glitch对输出的影响，而且不改变原电路实现的功能。不过，冗余电路本身会增加一定的功耗。数字电路中，时钟的翻转必然会引起各时序单元的动作，使得相同的输入值在每个时钟周期都被重复加载进后面的寄存器中，使后面的寄存器、时钟网络和多选器产生不必要的功耗。插入门控电路可以将寄存器的时钟关闭，防止时钟触发寄存器，大幅度降低功耗。时钟门控技术可以说是当前最有效的低功耗技术，可以减少30% 40%的功耗。时钟门控技术可以作用于局部电路或一个模块，也可以作用于整个电路。作用范围越大，功耗减少越显著，但是门控时钟的插入可

26、以引起时钟脉冲相位差不平衡和额外的插入延迟。（六）体系结构级典型的低功耗结构有两种：并行结构和流水线结构，如图3所示。这两种结构不仅常见于高速电路中用来提高电路吞吐量，在保持电路原有的吞吐量不变时，还可以用来作为降低功耗的手段。并行结构就是把数据流中的一个功能模块“复制”为N(N>=2)个模块，由于有多个模块同时工作，提高了吞吐能力，保持吞吐量不变时，可将工作频率降为原来的1/N。一个门的延时和工作电压成线性反比关系，因此工作频率与工作电压是线性正比关系，从而工作电压也可以降为原来的1/N而性能不变。同时，电容增大为原来的N倍。由公式(2)可知，理论上功耗大约可降低为原来的1/N2。可见

27、，并行结构可以在保持电路原有性能的基础上显的降低电路功耗。但是，并行结构增大了电路的面积、电容和延时等，设计时需要权衡各个因素的影响。流水线结构本质上也是一种并行，它把指令划分为多个步骤，充分利用每个时钟周期，并行处理多条指令。若工作频率不变，对某个模块的速度要求仅为原来的1/N，则工作电压可以降低为原来的1/N，电容的变化不大(寄存器面积占的比例很小)，功耗可降低为原来的1/N2。但是流水线结构设计的复杂性高，在设计中插入的寄存器不但增大了面积，而且增加了时钟负载电容，导致额外的功耗浪费。4-2 并行结构和流水线结构（七）算法级低功耗设计方法这一级的设计方法主要是对硬件资源的合理利用，以及针

28、对所要实现的功能优化数据信号的编码风格。在进行算法设计时，可以通过因式分解、提公因式等数学方法，找出复用率较高的子函数，将其单独实现成子电路供其他模块调用，以节约硬件资源，减少电路的物理电容。另外，降低开关活动因子是降低功耗的一个有效方法，尤其对结点电容大的信号线更是如此，比如总线。现在的大型芯片中总线的数据线和地址线一般都比较多、比较长，每条线都需要驱动大负载，通常占总功耗的1520%，有的甚至达70%以上。我们可以采用合适的编码方式来降低开关活动频率，如格雷码。格雷码是通过对二进制数编码，实现连续的两个二进制数之间只有一位不同，这样总线在传输连续变化的数据时，在总线上只有一位发生变化，总线

29、的翻转活动大大减小，从而降低功耗。其它常用的编码还有独热码和二进制补码等。（8） 系统级降低功耗在设计流程中进行的越早越好，这样可以有效地降低功耗预算，避免重新设计带来的成本浪费。系统级的低功耗技术主要有动态电源电压管理(DVS)，动态阈值调节(DTS)和休眠模式(SleepMode)下的节能问题等几个方面。动态电源电压管理类似于前面提到的降低电源电压技术，所不同的在于它是根据工作负荷动态地调整电源电压，而不是硬性地划分模块电源电压，因此，具有很强的灵活性。动态阈值调节主要针对降低电路漏电流，和前者相似，也是根据实际工作速度来动态调节管子的阈值电压。不过要动态地改变阈值电压，需要自适应体偏置，

30、这要用到三阱工艺。在休眠模式下，为减少漏电流降低功耗，可以采用直接切断电路的电源和地的方法，即电源门控(Power Gating)的方法。具体实现可以在电路的电源和地之间增设开关，如图所示4-3切断电源和地的开关电路正常工作时，控制信号Sleep为高，开关闭合，电路接至电源和地；休眠时，Sleep信号变为低，开关断开，电路的电源和地被切断，有效地降低了功耗。不过由于断电会清除寄存器内容，故寄存器不能采用这种技术。4、 功耗优化功耗优化是指在数字电路设计中不同的抽象级别从软件和算法级别到版图级别减小功耗的问题。传统的算法转移如流水线和并行处理课通过用更低的电源电压来降低功耗。在算法级或数值级，通

31、过强度减小变换减小电容也可以降低功耗。在此低介绍一种新的降低功耗技术路径平衡。路径平衡。为了减小电路中毛刺的活动率，汇聚到每一个门的所有真正路径延迟一定要粗略的平衡，因为路径平衡可以在门的不同输入端产生接近同时开关，因此在门输出端消除可能的竞争。进而该方法可以减少电路的平均功耗。路径平衡可以在工艺映射之前或者映射之后实现。在工艺映射之前，可以通过分解和选择性的压平来实现。压平实现的观点是通过压平一个节点的扇入数，导致那个节点输出的到达时间发生变化。逻辑分解可以最小化那些驱动高电容节点的输入节点之间的级别差。延迟插入过程是试图平衡电路中所有路径的延迟。在延迟插入中的一个关键问题是用最小数量的延迟

32、元件来获得寄生开关活动率的最大降低。最后，改变引脚安排平衡路径延迟。这是可能的，CMOS门电路的延迟特性的变化是引起输出发生变化的输入引脚的函数。功耗优化的方法和技巧多种多样，总的说来可以分为两种思路。一种是降低电源电压，由于功耗与电压的二次方成正比，因此这样做能够显著的降低功耗。但是当电源电压下降到接近MOSFET的闽值电压时，电路的工作速度下降得非常快，解决这个问题可以有两种方法。一种是从工艺角度出发，降低阈值电压f或是在结构级电路设计时，采用平行和流水线的结构。这种方法虽然直观，但实现却很复杂，它需制定一个新的电压标准，要考虑和现有电子系统的兼容性等诸多因素。现在多采用另外一种功耗优化的

33、思路，就是通过减小节点的电平转换次数和节点的负载电容之积，即减少节点的有效转换电容来达到减小功耗的目的。这种思路在实际运用中可以通过各种方法来实现，倒如，在行为级上选择合适的算法，在结构级上选择合适的结构和划分，在门级上选择合适的逻辑结构。下面将对其中的几种典型方法做介绍。（一）优化操作对一个给定的功能，通过选择合适的算法以减少操作的次数，可以有效地降低节点电平转换次数。倒如，对于和常数相乘的操作，采用变换操作的方法将乘法操作变换为加法操作和移位操作数。同时，尽量减少常数中1的个数，这样可以减少加法操作和移位操作的次数。公因式提取的方法也可以减少操作的次数，在这里，具有相同因式的那部分操作将被

34、共享。还可以利用数据之间的相关性，采用重新安排操作顺序的方法减少数据通道的电平转换次数。（2） 优化控制在从状态转换图STG向逻辑结构综合的过程中，常采用一些变换的手段优化出一个结构这里的变换包括重新安排控制信号 ，将一个大的STG分解成若干个小的STG ，减少STG中的状态数，及对STG状态的重新分配 。例如，根据STG中状态转移概率的描述，对于那些相互之间转移概率大的状态，编码时尽量减小它们之间的布尔距离。这样，就可以减少状态转移时状态线上的电平转换，从而减小有效转换电容。 （三）优化编码选择恰当的编码也是一种行之有效的方法。例如，对于数据通道，可以采用符号编码代替朴码符号编码采用一位代表

35、变量的符号、其余各位代表变量的大小。补码对于0到-l的变化是所有位都翻转而符号编码只有符号位翻转；对于地址线的编码方法可以采用格雷码等做地址编码。这里所要注意的一个同题是编译码电路的功耗不能超过这些方法节省的功耗。 （四） 优化资源分配寄存器、功能单元和互连线在变量和操作中的分配情况将影响这三类资源的有效转换电容采用合适的方法独立的或同时的分配这些资源可以降低有效转换电容 。 （五） 优化结构前面从降低电压的角度出发，讨论了采用平行结构和流水线结构的方法来降低电路的延时。这里所要介绍的几种优化结构的方法都是针对降低有效转换电容的。由于电路存在延时，将使某些节点出现毛刺从而使得这些节点增加了额外的电平转换这就是所谓的毛刺功耗为了减少毛刺功耗，必须平衡各通路，树型结构的电路比链型结构的电路毛刺功耗小。但是树型结构的电路所需寄存器的数目多，寄存器的功耗将增加。因此，在实际运用中必须对双方权衡考虑，采用一种最优的结构，使总功耗最小。为了优化面积和节省资源，常采用的一种做法是复用某些模块但这样会使有效转换电容增加。可采用对称结构以面积为代价达到优化功耗的目的。 （六） 优化逻辑有效转换电容也可以在逻辑结构综合时采用多种方法进行优化。结论集成电路的设计是一个追求多设计目标(性