基于FPGA的FSK调制解调系统设计

1、安徽理工大学毕业设计I基于 FPGA 的 FSK 调制解调系统设计摘要数字调制技术作为通信技术领域中极为重要的一个方面，得到了迅速发展。随着数字调制技术的出现，在有限的带宽内传输高速的数据已成为可能。在数字传输系统中，数字信号对高频载波进行调制，变为频带信号，通过信道传输，在接收端解调后恢复成数字信号。FSK是数据通信中使用较早的一种通信方式。由于这种调制解调方式容易实现，抗噪声和抗衰减性能较强，因此在中低速数据传输通信系统中得到较为广泛的应用。本文首先介绍了 2FSK 调制与解调的工作原理，以及 VHDL 程序设计和仿真方法。在此基础上，本文给出了 2FSK 调制与解调的具体实现方法以及实验

2、结果，并进行了分析和讨论。然后详细介绍了基于 FPGA 的 2FSK 信号发生器的设计方法，提供了VHDL 源代码在 Quartus环境下的仿真结果。整个系统的功能在 EDA 技术开发平台上调试通过，具有较高的实用性和可靠性。关键词：关键词：FPGA，CPLD，调制，解调，调制，解调，2FSK安徽理工大学毕业设计IITHE DESIGN OF FSK MODEM BASED ON FPGAABSTRACTDigital modulation techniques in the field of communication technology as a very important aspec

3、t has been developing rapidly. With the emergence of digital modulation techniques, in the limited bandwidth and high-speed data transmission possible. In digital transmission systems, digital signal modulation of high-frequency carrier, into a band signal transmission through the channel in the rec

4、eiver demodulation into a digital signal after the resumption. FSK is used in data communications as a means of communication earlier. As a result of this approach easy to implement modem, anti-noise and anti-decay properties of strong, so low-speed data transmission in the communication system to b

5、e more widely used. This article introduced the first modulation and demodulation 2FSK working principle, as well as the VHDL design and simulation methods. On this basis then, this paper 2FSK specific modulation and demodulation method and experimental results and an analysis and discussion. Detail

6、s of FPGA-based signal generator 2FSK the design methodology, VHDL source code provided in the Quartus simulation environment. The entire system technology development in EDA platform debugging through high practicality and reliability.KEYWORDS: FPGA,CPLD,modulation,demodulation,2FSK安徽理工大学毕业设计III目录摘

7、要 .I1 绪论 .11.1 研究背景 .11.2 研究思路和方案分析 .11.3 主要研究内容 .32 可编程片上系统开发技术 .52.1 可编程逻辑器件及硬件描述语言 VHDL .52.1.1 可编程逻辑器件简介 .52.1.2 硬件描述语言 VHDL 简介 .62.2 可编程片上系统技术.82.3 QUARTUS 介绍 .103 FSK 调制解调原理.123.1 二进制频移键控信号的调制原理 .123.2 二进制频移键控信号的解调原理 .143.3 载波信号发生器原理 .154 调制解调器系统的实现 .184.1 系统整体分析 .184.2 调制部分 .194.2.1 四位可预置二进制减

8、计数器.194.2.2 正弦波合成器.204.2.3 调制仿真.214.3 解调部分 .224.3.1 同步脉冲发生器.224.3.2 计数器.234.3.3 判别锁存电路.244.3.4 解调仿真.254.4 本章小结 .265 总结与展望 .27参考文献 .28致谢 .29安徽理工大学毕业设计11 绪论1.1 研究背景通信技术融入计算机和数字信号处理技术以后发生了革命性的变化，它和计算机技术、信号处理技术结合是现代通信技术的标志。一个世纪以来，通信的发展大致经历了三大阶段：以发明电报（莫尔斯电码）为标志的通信初级阶段；以香农提出的信息论开始的近代通信阶段；以光纤通信为代表的协议综合业务数字

9、网迅速崛起为代表的现代通信阶段。光纤通信技术、卫星通信技术和移动通信技术成为现代通信技术的三大主要发展方向。数字调制技术作为通信技术领域中极为重要的一个方面，得到了迅速发展。随着数字调制技术的出现，在有限的带宽内传输高速的数据已成为可能，并且与过去使用的模拟调制，如调幅（AM）和调频（FM） 、开关键控（OOK） 、脉宽调制（PWM） 、脉位调制（PPM） 、脉幅调制（PAM）等技术相比有更高的可靠性和抗干扰性。数字调制解调器专用集成电路使得通信传输中的发送和接收设备可以更加紧凑，成本更低，减少功耗并大大提高设备的可靠性。目前国内的调制解调器已有一些研究成果和芯片问世。但是，国内的产品大多基于

10、通用DSP实现，支持的速率比较低。由于运算量较大和硬件参数的限制，采用通用DSP或普通算法无法胜任高速率调制解调的任务。FSK 是数据通信中使用较早的一种通信方式。由于这种调制解调方式容易实现，抗噪声和抗衰减性能较强，因此在中低速数据传输通信系统中得到较为广泛的应用。根据国际电报和电话咨询委员会（ITU-T）的建议，传输速率为1200 波特以下的设备一般采用 FSK 方式传输数据。在衰落信道（短波通信）中传输数据时，它也被广泛应用。FSK信号具有抗干扰能力强，传输距离远等有点，在日常生活和工业控制中被广泛采用。例如CID(Calling Identity Delivery)来电显示，低速的Mo

11、dem，铁路系统和电力系统的载波通信中也广泛使用他来传送各种控制信息。美国贝尔通信研究室（BELLCORE）首先引入话音频带数据通信的调制解调方式来实现CID业务，并在1990年提出了相关技术建议（TR-TS-000031，ISUE3，1990年1月） ，该建议经过多次修改后被称为Bell202建议。数据传送采用了移频键控（FSK）方式，通常称为移频键控方式。1.2 研究思路和方案分析设计调制解调器，可以考虑用通用DSP芯片的方案，这种方案借鉴软件无安徽理工大学毕业设计2线电的思想实现。上世纪90年代发展起来的软件无线电SDR（Software Radio/Software-Defined R

12、adio）的基本思想是：构造一个具有开放性、标准化、模块化的通用硬件平台，将各种功能用软件完成。这是一种全新的思想，它一经提出就得到了广泛的重视。这种方案的通用DSP具备灵活的可编程性和高效的性能，有的甚至还集成了通用微控制器。方框图如图1-1所示：通用DSP都是按程序循序执行，说到底都是串行构架，这限制了通用DSP不能达到很高的速度。但是调制解调单元中往往用到滤波器、乘法器、直接频率合成器等需要高速时钟的器件。虽然通用DSP具有哈佛结构、多重总线、超标量流水线、分支预测等先进的技术，但是都不可能从本质上改变程序循序执行的缺点，在需要高速应用的场合通用DSP往往不能胜任。而使用专用DSP虽然能

13、解决好速度的问题但是可编程能力有限，正所谓鱼和熊掌不能兼得。下面我们用FPGA代替上面方案中的通用DSP和变频器。FPGA内部有丰富的资源能配置成各种形式的电路。用FPGA代替通用DSP后不仅灵活性没有降低，性能却有极大的提高。FPGA内部能被编成将所有的功能以并行方式执行大大加快了速度。对于要求更高性能使还能使用流水线设计进一步提高数据吞吐量。FPGA可以设计多个并行模块的系统，速度高，同时具有高度灵活甚至能改变系统构架。FPGA内部还能集成微控制处理器IP核，完全做到单芯片系统（SOPC），这都是通用DSP办不到的。前一种方案主要是指目前已广泛使用的DSP处理器的解决方案，包括一系列软硬件

14、技术和开发技术。采用DSP处理器（如TI的TMS320C系列）的解决方案日益面临着不断增加的巨大挑战，而自身的技术瓶颈（如运行速度、吞吐量、总线结构的可变性、系统结构的可重配置性、硬件的可升级性等等）致使这种解决方案在DSP的许多新的应用领域中的道路越走越窄；后一种方案则是基于PC机通用微控制器数字上变频器D/A通用DSP（调制）接口层配置层处理层图 1-1 通用 DSP 方案安徽理工大学毕业设计3SOPC技术、EDA技术与FPGA实现方式的DSP技术，是现代电子技术发展的产物，它有效的克服了传统DSP技术中的诸多技术瓶颈，在许多方面显示了突出的优势，如高速与实时性、高可靠性、自主知识产权化、

15、系统的重配置与硬件可重构性、单片系统的可实现性、以及开发技术的标准化和高效率。显然我们采用后面一种方案完成系统设计。即基于FPGA的现代DSP开发技术。1.3 主要研究内容调制解调器是数字通信系统中的一个重要部件，现代通信技术对其性能，特别是对其数据传送速率提出了越来越高的要求。高效的开发高能的调制解调器现在仍是电子工作者面临的一个基本任务。本文的调制解调器的开发是基于FPGA的开发技术，是调制解调器在FPGA上的实现，利用FPGA内嵌高速DSP内核完成FSK的调制和解调过程。开发手段是MATLAB/Simulink，DSPBuilder和Quartus 等工具软件的应用。DSPBuilder

16、依赖于MATLAB/Simulink，它可在Simulink中进行图形化设计和仿真，同时又通过Signal Compiler把Simulink的设计文件（.mdl）转换成相应的VHDL设计文件（.vhd）及用于控制综合与编译的TCL脚本，对VHDL文件的处理则由FPGA的开发工具Quartus 来完成。基于DSPBuilder调制解调器的SOPC实现，利用DSPBuilder将Simulink的模型文件（.mdl）转化成通用的硬件描述语言VHDL文件，从而避免了VHDL语言手动编写系统的繁琐过程，将精力集中于算法的优化上。基于DSPBuilder的开发功能，调制解调器电路中的低通滤波器可直接调

17、用FIR IP Core，进一步提高了开发效率。论文安排如下：第1章，概括了调制解调器的研究背景，明确了本文的研究思路和所用方案，对本文的主要工作和文章安排进行了介绍。第2章，介绍了可编程逻辑器FPGA、硬件描述语言VHDL及以FPGA为物理载体的系统芯片的SOPC设计，对Quartus与MATLAB/Simulink等EDA软件实现系统开发进行了分析。第3章，叙述了调制解调的理论基础及为调制和解调单元提供载波信号DDS的理论基础。第4章，根据调制解调器的基本原理，利用MATLAB/DSPBuilder建立基本模型，然后利用ALTERA公司提供的Singacompiler工具对其进行编译，产生

18、Quartus能够识别的VHDL源程序，经过波形仿真后，下载到ALTERA公司的cyclone系列的FPGA芯片中。安徽理工大学毕业设计4第5章，总结全文内容，提出了本课题有待于进一步深入研究的问题。安徽理工大学毕业设计52 可编程片上系统开发技术2.1 可编程逻辑器件及硬件描述语言 VHDL2.1.1 可编程逻辑器件简介可编程逻辑器 PLD 从 20 世纪 70 年代发展到现在，已形成了许多类型的产品，其结构、工艺、集成度、速度和性能都在不断的改进和提高。PLD 又可分为简单低密度 PLD 和复杂高密度 PLD。可编程阵列逻辑器件 PAL 和通用阵列逻辑器件 GAL 都属于简单 PLD，结构

19、简单，设计灵活，对开发软件的要求低，但规模小，难以实现复杂的逻辑功能。随着技术的发展，简单 PLD 在集成度和性能方面的局限性也暴露出来。其寄存器、I/O 引脚、时钟资源的数目有限，没有内部互连，因此包括复杂可编程逻辑器件 CPLD 和现场可编程门阵列器件 FPGA 在内的复杂 PLD 迅速发展起来，并向着高密度、高速度、低功耗以及结构体系更灵活、适用范围更广阔的方向发展。FPGA 具备阵列型 PLD 的特点，结构又类似掩膜可编程门阵列，因而具有更高的集成度和更强大的逻辑实现功能，使设计变得更加灵活和易实现。相对于 CPLD，它还可以将配置数据存储在片外的 EPROM 或者计算机上，设计人员可

20、以控制加载过程，在现场修改器件的逻辑功能，即所谓的现场可编程。所以 FPGA 得到了更普遍的应用。使用 FPGA 器件设计数字电路，不仅可以简化设计过程，而且可以降低整个系统的体积和成本，增加系统的可靠性。它们无需花费传统意义下制造集成电路所需大量时间和精力，避免了投资风险，成为电子器件行业中发展最快的一族。下面介绍 FPGA 设计的开发流程。设计开始需利用 EDA 工具的文本或图形编辑器将设计者的设计意图用文本方式或图形方式表达出来。完成设计描述后即可通过编译器进行排错编译，变成特定的文本格式，为下一步的综合做准备。在此，对于多数的 EDA 软件来说，最初的设计究竟采用哪一种输入形式是可选的

21、，也可混合使用。编译形成标准 VHDL 文件后，在综合前即可以对一所描述的内容进行功能仿真，又可称为前仿真。即将源程序直接送到 VHDL 仿真器中仿真。功能仿真仅对设计描述的逻辑功能进行测试模拟，以了解其实现的功能是否满足原设计的要求，由于此时的仿真只是根据 VHDL 的语义进行的，与具体电路没有关系，仿真过程不涉及具体器件的硬件特性，如延迟特性。安徽理工大学毕业设计6设计的第三步是综合，将软件设计与硬件的可实现性挂钩，这是软件化为硬件电路的关键步骤。综合后，可生成 VHDL 网表文件，利用网表文件进行综合后仿真。综合后仿真虽然比功能仿真精确一些，但是只能估计门延时，而不能估计线延时，仿真结果

22、与布线后的实际情况还有一定的差距，并不十分准确。这种仿真的主要目的在于检查综合器的综合结果是否与设计输入一致。综合通过后必须利用 FPGA 布局/布线适配器将综合后的网表文件针对某一具体的目标器件进行逻辑映射操作，这个过程叫做实现过程。布局布线后应进行时序仿真。时序仿真中应将布局布线后的时延文件反标到设计中，使仿真既包含门时延，又包含线时延的信息。由于不同器件的内部延时不一样，不同的布局布线方案也给时延造成不同的影响，因此在设计处理安以后，对系统各个模块进行时序仿真，分析其时序关系，估计设计的性能，以及检查和消除竞争冒险是非常有必要的。如果以上所有过程，包括编译、综合、布线/适配和功能仿真、综

23、合后仿真、时序仿真都没有发现问题，即满足原设计要求，就可以将适配器产生的配置/下载文件通过编译器或下载电缆载入目标芯片中。2.1.2 硬件描述语言 VHDL 简介硬件描述语言 VHDL 是一种用于设计硬件电子系统的计算机语言，它用软件编程的方式来描述电子系统的逻辑功能、电路结构和连接形式。与传统的门级描述方式相比，它更适合于大规模集成电路系统的设计。VHDL 是一种全方位的硬件描述语言，包括系统行为级、寄存器传输级和逻辑门级多个设计层次，支持结构、数据流、行为三种描述形式的混合描述，因此 VHDL 几乎覆盖了以往各种硬件描述语言的功能。VHDL 主要用于描述数字系统的结构、行为、功能和接口，非

24、常适用于可编程逻辑芯片的应用设计。与其他的 HDL 相比，VHDL 具有更强大的行为描述能力，从而决定了它称为系统设计领域最佳的硬件描述语言。强大的行为描述能力是避开具体的器件结构，从逻辑行为上描述和设计大规模电子系统的重要保证。利用 VHDL 语言设计数字系统硬件电路，一般采用的是自顶向下的设计方法。自顶向下是指从系统总体要求出发，在顶层进行功能方框图的划分和结构设计。在方框图一级进行仿真、纠错，并用硬件描述语言对高层次的系统行为进行描述，在系统一级进行验证。然后利用综合优化工具生成具体门电路的网表，其对应的物理实现级可以是 FPGA 电路或专用集成电路。由于设计的主要仿真和调试过程是在高层

25、次上完成的，这一方面有利于早期发现结构设计上的失误，避免设计工作的浪费，同时减少了逻辑功能仿真的工作量，提高了设计安徽理工大学毕业设计7的一次成功率。与其他硬件描述语言相比， VHDL 具有以下特点：功能强大、设计灵活。 VHDL 具有功能强大的语言结构，可以用简洁明确的源代码来描述复杂的逻辑控制。它具有多层次的设计描述功能，层层细化，最后可直接生成电路级描述。 VHDL 支持同步电路、异步电路和随机电路的设计，这是其他硬件描述语言虽不能比拟的。VHDL 还支持各种设计方法，既支持自底向上的设计，又支持自顶向下的设计；既支持模块化设计，又支持层次化设计。支持广泛、易于修改。由于 VHDL 已经

26、成为 IEEE 标准所规范的硬件描述语言，目前大多数 EDA 工具几乎都支持 VHDL，这为 VHDL 的进一步推广和广泛应用奠定了基础。在硬件电路设计过程中，主要的设计文件是用 VHDL 编写的源代码，因为 VHDL 易读和结构化，所以易于修改设计。强大的系统硬件描述能力。 VHDL 具有多层次的设计描述功能，既可以描述系统级电路，又可以描述门级电路。而描述既可以采用行为描述、寄存器传输描述或结构描述，也可以采用三者混合的混合级描述。另外，VHDL 支持惯性延迟和传输延迟，还可以准确地建立硬件电路模型。VHDL 支持预定义的和自定义的数据类型，给硬件描述带来较大的自由度，使设计人员能够方便地

27、创建高层次的系统模型。独立于器件的设计、与工艺无关。设计人员用VHDL 进行设计时，不需要首先考虑选择完成设计的器件，就可以集中精力进行设计的优化。当设计描述完成后，可以用多种不同的器件结构来实现其功能。很强的移植能力。 VHDL 是一种标准化的硬件描述语言，同一个设计描述可以被不同的工具所支持，使得设计描述的移植成为可能。易于共享和复用。 VHDL 采用基于库（ Library）的设计方法，可以建立各种可再次利用的模块。这些模块可以预先设计或使用以前设计中的存档模块，将这些模块存放到库中，就可以在以后的设计中进行复用，可以使设计成果在设计人员之间进行交流和共享，减少硬件电路设计。（1）与其他

28、的硬件描述语言相比， VHDL 具有更强的行为描述能力，从而决定了他成为系统设计领域最佳的硬件描述语言。强大的行为描述能力是避开具体的器件结构，从逻辑行为上描述和设计大规模电子系统的重要保证。（2）VHDL 丰富的仿真语句和库函数，使得在任何大系统的设计早期就能查验设计系统的功能可行性，随时可对设计进行仿真模拟。安徽理工大学毕业设计8（3）VHDL 语句的行为描述能力和程序结构决定了他具有支持大规模设计的分解和已有设计的再利用功能。符合市场需求的大规模系统高效，高速的完成必须有多人甚至多个代发组共同并行工作才能实现。（4）对于用 VHDL 完成的一个确定的设计，可以利用EDA 工具进行逻辑综合

29、和优化，并自动的把 VHDL 描述设计转变成门级网表。（5）VHDL 对设计的描述具有相对独立性，设计者可以不懂硬件的结构，也不必管理最终设计实现的目标器件是什么，而进行独立的设计。2.2 可编程片上系统技术自 20 世纪下半叶以来，微电子技术得到了迅速发展，集成电路设计和工艺技术水平有了很大的提高，单片集成度中每片已能包含上亿个晶体管，从而使得将原先由许多 IC 组成的电子系统集成在一片单片硅片上成为可能，构成所谓的片上系统或系统芯片。与普通的集成电路相比，系统芯片不再是一种功能单一的单元电路，而是将信号采集，处理和输入输出等完整的系统功能集成在一起，成为一个专用的电子系统芯片。而其设计思路

30、也有别于普通 IC。SOC 把系统的处理机制，模型算法，芯片结构，各层次电路及器件的设计紧密结合，在一片或数片单片上完成整个复杂的系统。因此，当今电子系统的设计已不仅仅是利用各种通用 IC 进行 PCB 板级的设计和调试，而是转向以大规模 FPGA 或ASIC 为物理载体的系统芯片的设计，前者称为 SOPC，后者称为 SOC。SOPC 的设计是以 IP 核为基础的，以硬件描述语言为主要设计手段，借助以计算机为平台的 EDA 工具进行的。SOPC 技术主要是指面向单片系统级的计算机技术，与传统的专用集成电路设计相比，其特点主要有：（1）设计全程，包括电路系统描述，硬件设计，仿真测试，综合，调试，

31、系统软件设计自至整个系统的完成，都由计算机进行；（2）设计技术直接面向用户，即专用集成电路的被动使用者同时也可能是专用集成电路的主动设计者；（3）系统级专用集成电路的实现有了更多的途径，即除传统的 ASIC 器件外，还能通过大规模的 FPGA 等可编程器件来实现。SOPC 技术是美国 Altera 公司于 2000 年最早提出的，并同时推出了相应的开发软件 Quartus。SOPC 是基于 FPGA 解决方案的 SOC，与 ASIC 的 SOC 解决方案相比，SOPC 系统及其开发技术具有更多的特色，构成 SOPC 的方案也有如下多种。（1） 基于 FPGA 嵌入 IP 硬核的 SOPC 系统

32、即在 FPGA 中预先植入嵌入式系统处理器。目前最为常用的嵌入式系统大多采用了含有 ARM 的 32 位知识产权处理器核的器件。尽管由这些器件构成的安徽理工大学毕业设计9嵌入式系统有很强的功能，但为了使系统更为灵活完备，功能更为强大，对更多任务的完成具有更好的适应性，通常必须为此处理器配置许多接口器件才能构成一个完整的应用系统。如除常规的 SRAM，DRAM,Flash 外，还必须配置网络通信接口，串行通信接口等。这样会增加整个系统的体积和功耗，从而降低系统的可靠性。但是如果将 ARM 或其他知识产权核，以硬件方式植入 FPGA中，利用 FPGA 中的可编程逻辑资源和 IP 软核，直接利用 F

33、PGA 中的逻辑宏单元来构成该嵌入式系统处理器的接口功能模块，就能很好的解决这些问题。对此，Altera 公司和 Xilinx 公司都相继推出了这方面的器件。如 Altera 的Excalibur 系列 FPGA 中就植入了 ARM922T 嵌入式系统处理器；Xilinx 的Virtex- PRO 系列中则植入了 IBM PowerPC405 处理器。这样就能使得 FPGA灵活的硬件设计和硬件实现更与处理器的强大软件功能有机地相结合，高效的实现 SOPC 系统。（2） 基于 FPGA 嵌入 IP 软核的 SOPC 系统将 IP 硬核直接植入 FPGA 的解决方案存在如下几种不够完美之处。a)

34、由于硬核是预先植入的，设计者无法根据实际需要改变处理器的结构，如总线规模，接口方式，乃至指令形式，更不可能将 FPGA 逻辑资源构成的硬件模块以指令的形式形成内置嵌入式系统的硬件加速模块，以适应更多的电路功能要求。b) 无法根据实际设计需求在同一 FPGA 中使用多个处理器核。c) 无法裁减处理器硬件资源以降低 FPGA 成本。d) 只能在特定的 FPGA 中使用硬核嵌入式系统，如只能使用 Excalibur 系列 FPGA 中的 ARM 核，Virtex- Pro 系列中的 PowerPC 核。e) 由于此硬核多来自第三方公司，FPGA 厂商通常无法直接控制其知识产权费用，从而导致 FPGA

35、 器件价格相对偏高。如果利用软核嵌入式系统处理器就能有效地克服解决上述不利因素。目前最有代表性的软核嵌入式系统处理器分别是 Altera 的 Nios 和 Nios核，及Xilinx 的 MicroBlaze 核。特别是前者，即 Nios CPU 系统，使上述 5 方面的问题得到了很好的解决。Altera 的 Nios 核是用户可随意配置和构建的 32/16 位总线指令集和数据通道的嵌入式系统微处理器 IP 核，采用 Avalon 总线结构通信接口，带有增强的内存，调试和软件功能：含有 First Silicon Solutions 开发的基于 JTAG 的片内设备内核，OCI 调试功能可根据

36、 FPGA JTAG 端口上接受的指令，直接监视和控制片内处理器的上作情况。此外，基于 Quartus平台的用户可编程的 Nios核含有许多可配置的接口模块核，包括：可配置告诉缓存模块，可配置 RS232安徽理工大学毕业设计10通信口，SDRAM 控制器，标准以太网协议接口，DMA，定时器，协处理器等。在植入 FPGA 前，用户可根据设计要求，利用 Quartus和 SOPC Builder，对Nios 及其外围系统进行构建，使该嵌入式系统在硬件结构，功能特点，资源占用等方面全面满足用户系统设计的要求。Nios 核在同一 FPGA 中被植入的数量没有限制，只要 FPGA 资源允许。此外，Nio

37、s 可植入 Altera FPGA 的系列几乎没有限制。另外，在开发工具的完备性方面，对常用的嵌入式操作系统支持方面，Nios 性能稳定。由于是由 Altera 直接推出而非第三方产品，故用户通常无需支付知识产权费用。因此，选用的 FPGA 越便宜，则 Nios 的使用费越便宜。特别值得一提的是，通过 Matlab 和 DSPBuilder，或直接使用 VHDL 或VerilogHDL 等硬件描述语言设计，用户可以为 Nios 嵌入式处理器设计各类加速，并以指令的形式加入 Nios 的指令系统，从而成为 Nios 系统的一个接口设备，与整个片内嵌入式系统融为一体。2.3 Quartus 介绍A

38、ltera 的 Quartus开发平台，它囊括了从设计输入、综合、布局布线、仿真、时序分析、下载验证等所有设计流程，是一个完整的开发平台，能满足多种设计的需要，是 SOPC 设计的综合环境和 SOPC 开发的基本设计工具，并为AlteraDSP 开发包进行系统模型设计提供了集成综合环境。Quartus设计工具完全支持 VHDL，Verilog 的设计流程，其内部嵌有 VHDL，Verilog 逻辑综合器。Quartus与 MATLAB 和 DSPBuilder 结合可以进行基于 FPGA 的 DSP 系统开发，是 DSP 硬件系统实现的关键 EDA 工具，与 SOPC Builder 结合，可

39、实现 SOPC 系统开发。Quartus包括模块化的编译器。编译器包括的功能模块有分析综合器、适配器、装配器、时序分析器、设计辅助模块、EDA 网表文件生成器、编辑数据接口等。以通过选择 Start Compilation 来运行所有的编译器模块，或通过选择Compiler Tool，在 Compiler Tool 窗口中运行该模块来启动编译器模块。此外，Quartus 还包含许多十分有用的 LPM 模块，他们是复杂或高级系统构建的重要组成部分，在 SOPC 设计中被大量应用，也可与 Quartus普通文件一起使用。Altera 提供的可参数化宏功能模块和 LPM 函数均基于 Altera 器

40、件的结构作了优化设计。在许多使用情况中，必须使用宏功能模块才可以使用某些特定器件硬件功能，如 DSP 模块，片上存储器，PLL 等。这可以通过Quartus中的 MegaWizardPlug-in Manager 来建立 Altera 宏功能模块、LPM 函数和 IP 函数，用于 Quartus综合工具中的设计。设计流程如图 2-1 所示。安徽理工大学毕业设计11生产设计编译功能确认延时确认在线确认设计修改设计输入图 2-1 Quarius 设计流程设计描述器件编程安徽理工大学毕业设计123 FSK 调制解调原理3.1 二进制频移键控信号的调制原理移频键控，就是用数字信号去调制载波的频率。是信

41、息传输中使用较早的一种调试方式，它的主要优点是：实现起来较容易，抗噪声与抗衰减的性能较好。在中低速数据传输中得到了广泛的应用。它是利用基带数字信号离散取值特点去键控载波频率以传递信息的一种数字调制技术。在 2FSK 中，载波的频率随二进制基带信号在 f1和 f2两个频率点间变化。故其表达式为2( )FSKet 典型波形如下图所示。由图可见，2FSK 信号的波形（a）可以分解为波形（b）和波形（c），也就是说，一个 2FSK 信号可以看成是两个不同载频的 2ASK 信号的叠加。因此，2FSK 信号的时域表达式又可写成 式中：g（t）为单个矩形脉冲，脉宽为 Ts； 是 的反码，于是n 和 n 分别

42、是第 n 个信号码元的初始相位。在频移键控中，n 和 n 不携带信息，通常可令 n 和 n 为零。因此，2FSK 信号的表达式可简化为其中Acos（1t+n） 发送“1”时Acos（2t+n） 发送“0”时12( )() cos()() cos()2nsnnsnnneta g tnTta g tnTtFSKna1概率为 P0 概率为 1-Pnanana 1 概率为 1-P0 概率为 P21122( )( )cos( )cosFSKts tts tte1( )()nsns ta g tnT2( )()nsns ta g tnT安徽理工大学毕业设计13ttt（a）2FSK 信号（b）S1（t）co

43、s1t（c）S2（t）cos2t图 3-1 2FSK 信号的时间波形2FSK 信号的产生方法主要有两种。一种可以采用模拟调频电路来实现；另一种可以采用键控法来实现，即在二进制基带矩形脉冲序列的控制下通过开关电路对两个不同的独立频率源进行选通，使其在每一个码元 Ts 期间输出 f1 或f2 两个载波之一，如下图所示。这两种方法产生 2FSK 信号的差异在于：由调频法产生的 2FSK 信号在相邻码元之间的相位是连续变化的。而键控法产生的2FSK 信号，是由电子开关在两个独立的频率源之间转换形成，故相邻码元之间的相位不一定连续。3.2 二进制频移键控信号的解调原理2FSK 信号的常用解调方法是采用如

44、下图所示的非相干解调和相干解调。其基带信号e2FSK（t）振荡器 1 f1选通开关反向器振荡器 2 f2选通开关相加器图 3-2 键控法产生 2FSK 信号原理图安徽理工大学毕业设计14cos2t解调原理是将 2FSK 信号分解为上下两路 2ASK 信号分别进行解调，然后进行判决。这里的抽样判决是直接比较两路信号抽样值的大小，可以不专门设置门限。判决规则应与调制规则相呼应，调制时若规定“1”符号时对应载波频率 f1，则接收时上支路的样值较大，应判为“1”；反之则判为“0”。除此之外，2FSK 信号还有其他解调方法，比如鉴频法、差分检测法、过零检测法等。过零检测的原理基于 2FSK 信号的过零点

45、数随不同频率而异，通过检测过零点数目的多少，从而区分两个不同频率的信号码元。2FSK 信号经限幅、微分、整流后形成与频率变化相对应的尖脉冲序列，这些尖脉冲序列的密集程度反映了信号的频率高低，尖脉冲的个数就是信号过零点数。把这些尖脉冲变换成较宽的矩形脉冲，以增大其直流分量，该直流分量的大小和信号频率的高低成正比。然后经低通滤波器取出此直流分量，这样就完成了频率幅度变换，从而根据直流分量幅度上的区别还原出数字信号“1”和“0”。e2FSK（t）带通滤波器 1包络检波器带通滤波器 2包络检波器抽样判决器输出定时脉冲e2FSK（t）（a）非相干解调带通滤波器 1相乘器低通滤波器抽样判决器输出定时脉冲c

46、os1t带通滤波器 2相乘器低通滤波器（b）相干解调图 3-3 2FSK 信号解调原理图安徽理工大学毕业设计15相位累加器正弦查询表ROM数模转换DAC低通滤波器图 3-4 DDS 原理框图3.3 载波信号发生器原理对于通信上的应用，往往需要正弦信号，以便作为调制解调器的载波。直接数字合成器凭借其相对带宽、转换时间短、分辨率高、输出相位连续、可产生宽带正交信号，近年来得到普遍应用。在现代电子系统及设备的频率源设计中，尤其在通信领域，直接数字频率合成器的应用越来越广泛。在数字化的调制解调模块中，DDS 被大量应用。下面首先介绍 DDS，然后介绍由 DDS构成的正弦信号发生器，以此来输出调制解调器

47、中的载波。DDS 技术是一种把数字量形成的信号通过 DAC 转换成模拟量形成的信号的合成技术。目前使用最广泛的一种 DDS 方式是利用高速存储器作查询表，然后通过高速 DAC 平滑产生正弦波，正弦输出的 DDS 原理框图如图所示。图中系统时钟由高稳定度的晶振提供，它应用于 DDS 中各器件的同步。DDS 工作时，频率控制字 K 在每个时钟周期内与相位累加器累加一次，得到的相位值在每个时钟周期内以二进制码的形式去寻址正弦查询表 ROM，将相位信息转变成它相应的数字化正弦幅度值，ROM 输出的数字化波形序列再经 DAC 得到模拟输出，DAC 输出的阶梯波再通过低通滤波器平滑后得到一个纯净的正弦信号

48、。当 DDS 中的相位累加器计数大于 2N时，累加器自动溢出最高位，保留后面的N 比特数字于累加器中。整个 DDS 系统输出一个正弦波。由取样定理，所产生的信号频率不能超过时钟频率的一半，在实际运用中，为了保证信号的输出质量，输出频率不要高于时钟频率的 33%，以避免混叠或谐波落入有用输出频带内。下图中，相位累加器输出位并不全部加到查询表，而要截断。相位截断减小了查询表长度，但并不影响频率分辨率，对最终输出仅增加一个很小的相位噪声。DAC 分辨率一般比查询表长度小 2-4 位。工作过程为：（1） 将存于数表中的数字波形，经数模转换器 D/A，形成模拟量波形。（2） 两种方法可以改变输出信号的频

49、率：安徽理工大学毕业设计16a 改变查表寻址的时钟 CLK 的频率，可以改变输出波形的频率。b 改变寻址的步长来改变输出信号的频率，DDS 即采用此法。步长即为对数字波形查表的相位增量，由累加器对相位增量进行累加，累加器的值作为查表地址。（3） D/A 输出的阶梯形波形，经低通滤波，成为质量符合要求的模拟波形。通常用频率增量来表示频率合成器的分斌率，DDS 的最小分辨率为 K=1 时，最高的合成频率受奈奎斯特抽样定理的限制。下面分别介绍相位累加器、正弦查询表 ROM、D/A 转换器、低通滤波器。（1） 相位累加器相位累加器是由 N 位加法器和 N 位寄存器级联构成，是 DDS 最基本的组成部分

50、。每来一个时钟脉冲，加法器将频率控制字与寄存器输出的相位累加数据相加，然后把相加的结果送至寄存器的数据输入端。寄存器将加法器在上一个时钟作用后所产生的相位数据反馈到加法器的输入端，以使加法器在下一个时钟作用下继续与频率控制字进行相加。这样相位累加器在时钟作用下进行累加。当相位累加器加满量时就会产生一次溢出，完成一个周期性动作。（2） 正弦查询表 ROM 用相位累加器输出的数据作为波形存储器的取样地址，进行波形的相位幅值的转换，即可以在给定的时间上确定的输出的波形的抽样幅值。N 位寻址地址 ROM 相当于把 0-2 的正弦信号离散成具有 2N个样值的序列，若波形ROM 有 D 位数据位，则 2N

51、个样值的幅值以 D 位二进制数值固化在 ROM 中，按照地址的不同可以输出相应相位的正弦信号的幅值。（3） D/A 转换器D/A 转换器的作用是把合成的正弦数字量转换成模拟量。正弦幅度量化序列 S（n）经过 D/A 转换后变为包络为正弦波的阶梯波 S（t）。需要注意的是，频率合成器对 D/A 转换器的分辨率有一定的要求，D/A 转换器的分辨率越高，合成正弦波 S(t)台阶数就越多，输出的波形精确度就越高。（4） 低通滤波器对 D/A 转换器输出的阶梯波 S（t）进行频谱分析可知，S（t）中除了主频fo 外，还存在 fc，2fc两边2fo 处的非谐波分量，幅值包络为辛格函数。因此为了取出主频 f

52、o，必须在 D/A 转换器的输出端接截至频率为 fc/2 的低通滤波器。DDS 在相对带宽、频率转换时间、高分头放力、相位连续性、正交输出以及集成化等一系列性能指标方面远远超过了传统频率合成技术所能达到的水平，为系统提供了优于模拟信号源的性能。安徽理工大学毕业设计17一个基本的 DDS 结构，主要由相位累加器、相位调制器、正弦 ROM 查找表和 D/A 构成。相位累加器、相位调制器、正弦 ROM 查找表是 DDS 结构中的数字部分，由于具有数控频率合成的功能，又合称为 NCO。安徽理工大学毕业设计184 调制解调器系统的实现4.1 系统整体分析主系统包括调制、解调单元，载波信号发生单元。主系统

53、框图如图 4-1 所示：上图给出了系统的基本结构。外部需要 A/D 转换器将接收到的已调制模拟信息转为数字信息发送到解调单元，D/A 转换器将要调制单元发出的数字信息变成模拟信息，DDS 直接频率合成器提供载波信号。本设计 A/D,D/A 等外围电路不做详细研究。整个设计流程，包括从系统描述直至硬件实现，可以在一个完整的设计环境中完成，同时构成一个自顶向下典型的流程。设计流程从利用 MATLAB 建立电路模型开始，可以方便地利用 Simulink与 DSPBuilder 中提供的丰富的功能块进行设计。电路模型设计完成后，可以进行系统级的模型仿真，属于系统功能仿真，与目标器件和硬件系统没有关系，

54、是基于算法的仿真。接下去是利用 DSPBuilder 的 Signal Compiler 将电路模型文件即 Simulink 模块文件转换成 RTL 级的 VHDL 代码表述和 TCL 脚本。然后在Simulink 中即可调用 VHDL 综合器 Quartus生成底层网表文件。下一步是调用 Quartus中的编译器生成编程文件和仿真文件，即生成 POF 和 SOF FPGA 配置文件，可用于对目标器件的编程配置和硬件实现；同时生成可分别用于Quartus 将项目编译生成的编程文件下载到 ALTERA 公司的 cyelone系列的FPGA 芯片中，完成器件编程。设计的调制解调器时钟为 6MHz，

55、最大通信速率为 28Kbps，载波频率：中心频率 29.225KHz，带宽 2.5KHz，“0”信号 31.25KHz，“1”信号28.84KHz。为完成 FSK 调制解调器的发送与接收，FPGA 芯片应完成的逻辑功FPGA调制DDS解调图 4-1 主系统框图安徽理工大学毕业设计19能框图如下图所示。图中上半部分为调制电路逻辑框图，下半部分为解调电路逻辑框图；其中粗方框中的电路是 FPGA 芯片之外的部分；隔离部分用于阻抗变换及抗干扰，有源带通滤波器及放大电路用 LATTICE 公司的最新在系统可便成模拟器件ispPAC10 实现，ispPAC10 无需外接阻容元件，同时也可以在系统调整有关参

56、数。4.2 调制部分4.2.1 四位可预置二进制减计数器四位予置数据输入端 D3D2D1D0 中，D3D2D1 固定接为“110”，D0 接要发送的数据，当 D0 为“0”时，实现对系统时钟的 12 分频（1100），当 D0 为“1”时实现对系统时钟的 13 分频（1101）。计数器回零时从借位输出端 B0回送置数输入端 Load，重新开始计数，分频信号送往正弦波合成器。VHDL 描述为：LIBRARYIEEEQ1Q3Synp1正弦波0、1四位可预置二进制减计数器TXD正弦波合成器放大器隔离TE系统时钟6MHz调制解调隔离正弦波有源带通滤波、放大整形同步脉冲发生器synp2计数器0、1判别锁

57、存电路RXDQ0Q24-2 逻辑功能框图安徽理工大学毕业设计20USE IEEE. STD - LOGIC - 1164.ALLENTITYcnt4 ISPORT(cr ,load ,clk : IN std - logic) ;din : IN std - logic - vector (3downto 0) ;bo : OUT std - logic ;count :OUT std- logic- vector (3 downto 0) ;END cnt4 ;ARCHITECTURE ycnt4 OF cnt4 ISBEGINPROCESS(clk ,cr)IF cr =1THENCoun

58、t bo =0) ;ELSIF clkevent and clk =1THENELSIF (load = bo) =0THENcount = din ;ELSE count = count - 1 ;END IFIF (count =0000) THENbo =0;ELSEbo =1;END IF ;END PROCESS;END ycnt4 ;4.2.2 正弦波合成器正弦波合成器由八位串入并出移位寄存器和对应权电阻网络构成，八位串入并出移位寄存器接成串行扭环移位计数器。它有一个串行数据输入端Din ，一个时钟输入端clk ，一个输入数据使能端EN ，一个复位输入端RESET ，一个8 位数据

59、输出端q-out 。其中时钟clk 来自四位可予置计数器输出Q3 ，Din 接“1”，RESET 受发送允许信号TE 控制。清零后q0 q7 ，从00000000 00000001 00000011 11111111 01111111 0011111111 00000001 00000000 ，共16 个脉冲经权电阻后迭加形成一周期正弦波，同时对输入时钟16 分频，正弦波经放大后经隔离发送出去。当TDX 为“0”时，合成正弦波频率为f0 = 6MHZP12 16 = 31. 25KHZ；当TDX为“1”时，合成正安徽理工大学毕业设计21弦波频率为f1 = 6 MHZP13 16 = 28. 8

60、4 KHZ 。也就是说发送“0”需12 16 = 192 个时钟周期，发送“1”需13 16 = 208 个时钟周期。VHDL 描述如下：LIBRARYIEEE;USE IEEE. std- logic- 1164. all ;USE IEEE. std- logic- unsigned. all ;ENTITYshifter ISPORT(Din ,clk ,EN : IN std- logic ;RESET: IN std- logic ;q-out :OUT std- logic- vector (7downto0) ) ;END ;ARCHITECTURE xshifter OF sh