计算机组成原理期末要点总结(详细版)

1、计算机组成原理复习第一章1. 计算机的硬件组成包含五大功能部件：（P6）五大部件：存储器、运算器、控制器、输入设备、输出设备。存储器主要功能：保存原始数据和解题步骤。运算器主要功能：进行算术、逻辑运算。控制器主要功能：从内存中取出解题步骤(程序)分析，执行操作。输入设备主要功能：把人们所熟悉的某种信息形式变换为机器内部所能接收和识别的二进制信息形式。输出设备主要功能：把计算机处理的结果变换为人或其他机器所能接收和识别的信息形式。第二章2. 定点数和浮点数（用IEEE754标准）的表示IEEE754标准按顺序：符号位（1位）、阶码（8位）、尾数（23位）l 一个规格化的32位浮点数x的真值表示为

2、 x=(-1)S×(1.M)×2E-127 实际偏移值e=E-127（小e由大E减得到）l 真值x为零表示：当阶码E为全0且尾数M也为全0时的值，结合符号位S为0或1，有正零和负零之分。l 真值x为无穷大表示：当阶码E为全1且尾数M为全0时，结合符号位S为0或1，也有+和-之分。8位阶码E的表示范围为0255（0000,00001111,1111），去掉全0和全1的情况，E的范围为1254，实际的偏移值e的范围为-126127.【例1】 若浮点数x的754标准存储格式为(41360000)16，求其浮点数的十进制数值。将16进制数展开后，可得二制数格式为 0 100 000

3、10 011 0110 0000 0000 0000 0000 S 阶码(8位) 尾数(23位)指数e=阶码-127=10000010-01111111=00000011=(3)10包括隐藏位1的尾数1.M=1.011 0110 0000 0000 0000 0000=1.011011于是有 x=(-1)S×1.M×2e=+(1.011011)×23=+1011.011=(11.375)10【例2】将数(20.59375)10转换成754标准的32位浮点数的二进制存储格式。首先分别将整数和分数部分转换成二进制数：20.59375=10100.10011然后移动小数

4、点，使其在第1，2位之间：10100.10011=1.010010011×24 e=4于是得到：S=0,E=4+127=131,M=010010011最后得到32位浮点数的二进制存储格式为：0100 0001 1010 0100 1100 0000 0000 0000=(41A4C000)163. 数的原码、反码、补码表示。【例1】下列是一些整数的补码表示，问其中最小的数是哪个？ (A）(A)10000000 B (B)00000000 B (C)11111111 B (D)01111111 【例2】8位字长的定点小数采用补码形式表示时，所能表示二进制数的范围是什么？ (A)(A)

5、1.0 +0.111111 (B) 0. 1111111 +0. 1111111 (C) 0. 1111111 +1.0 (D) 1.0 +1.0【例3】定点小数的表示（设字长为8位）。（8分）（1）零的原码： 00000000 B 和 10000000 B ，零的补码： 00000000 B （2）+0.1010101B的原码： 0.1010101B 、补码： 0.1010101B 、反码： 0.1010101B。（3）1的补码： 1.0000000B ，0.0000001的补码： 1.1111111B。4. 定点加减运算、溢出检测方法（用变形补码判断正溢出和负溢出）【例】已知：X补=010

6、111101,Y补=011010101,计算X+Y补，X-Y补。并判断溢出。解：-Y补=/y补+1=100101010+1=100101011 00 10111101 （+189） +） 00 11010101 （+213）01 10010010 （+402）X+Y补=X补+Y补=01 10010010,结果出现上溢。 00 10111101 （+189） +) 11 00101011 （-213）11 11101000 （-24）X-Y补=X补-Y补=11 11101000，计算结果无溢出。5. 逻辑运算逻辑非（）：按位求反逻辑加（+）：按位“或”1+1=1逻辑异（）：按位“加”/异或1+1

7、=0逻辑乘（）：按位“与”6. 浮点加减运算处理过程，浮点数的溢出判别v 浮点运算步骤1 0 操作数的检查,看有无简化操作的可能；（可省略，往往真正要做的第一步是将x、y的阶码和尾数都转化为补码表示）2 比较阶码大小并完成对阶（小阶向大阶对齐）；3 尾数进行加或减运算；4 结果规格化并进行舍入处理【例1】 设x2010×0.11011011,y=-2100×0.10101100 求x+y1）0操作数检查（非0）2）对阶：阶码对齐后才能加减。规则是阶码小的向阶码大的数对齐,以免高位丢失，误差太大。3）尾数相加：进行尾数的加减运算时要用补码运算 4）结果规格化1 在浮点加减运算

8、时,尾数求和的结果也可以得到01.（正溢）或10.（负溢）,即两符号位不等,此时将运算结果右移以实现规格化表示,称为向右规格化。规则：尾数右移1位，阶码加12 结果是00.0.01.或11.1.10.时，则向左规格化规则：尾数左移1位，阶码减1，直到规格化右规，阶码加1，左规，阶码减1刚才例子左规为11.00010101（10），阶码减1为00011【例2】7. P63习题：1、3、5、6第三章8. 存储器容量的扩展：字扩展和位扩展，画出存储器的逻辑图。v 字长位数扩展：地址总线、控制总线共用，数据总线分高、低位甚至多位；v 字存储容量扩展：数据总线共用，控制总线共用，不过要用地址总线的高位来

9、片选【例1】要求用256K×16 的SRAM芯片设计1024K×32位的存储器。当有效时，该片选中，当W/R=1时，执行读操作，0时执行写操作。9. 随机存储器分为2种，其中哪一种需要动态刷新？静态读写存储器（SRAM） 快，容量小动态读写存储器（DRAM） 容量大，电容式（须刷新）10. DRAM的动态刷新设DRAM中电容的电荷每2ms就会丢失，所以2ms内必须对其补充。补充电荷是按行来进行的，为了全部内存都能保住电荷，必须对所有的行都得补充。 假设刷新1行的时间为0.5s（刷新时间是等于存取周期的。因为刷新的过程与一次存取相同，只是没有在总线上输入输出。顺便说一下存取周

10、期真正用于存取的时间，因为存取周期内、存取操作结束后仍然需要一些时间来更改状态。对于SRAM也是这样，对于DRAM更是如此）。并假设按存储单元(1B/单元)分为64行64列。（64×64个单元×1B/单元 = 212个单元×1B/单元 = 4KB内存 ）。 集中刷新：快到2ms的时候，停止一切对内存的读取操作，使用0.5s×64对64行依次刷新。这将占用32s。在这32s中，内存只用来刷新，阻塞一切存取操作。 分散刷新：在每个存取操作后绑定一个刷新操作。这样存取周期就成了0.5s + 0.5s =1s。它延长了存取周期。但是由于与存取操作绑定，就不需要专

11、门给出一段时间来刷新了。这样，每有64个读取操作，就会把0-63行（共计64行）全部刷新一遍。又因为刷新是不间地断循环着的循环对64行依次刷新，所以对于同一行，每64次读取就会轮到其被刷新它的刷新周期是1s × 64 = 64s 2ms ， 在2ms丢失电荷前就会及时补充。 异步刷新：分散刷新的刷新周期64s ，其实根本不需要这么频繁，有些浪费，异步刷新就是恰好卡在2ms这个时间点上。对于每行以2ms为刷新周期足够了，刷新循环到它需要64刷新次操作， 2ms ÷ 64 作为【每次刷新的周期】过64次刚好保证每行的刷新周期为2ms。刷新操作周期为2ms ÷ 64 。

12、但是这个时间并不是绑定在存取周期内，所以仍然是拒绝存取的死时间。但是它已经很小了。所以这种刷新策略非常可行。u 如果CPU的平均访存周期与存储器的平均读写周期相近，则应该使用异步刷新；u 对于DRAM存储器来说，一个存储单元的两次刷新的最大间隔是2ms；u 如果对n行进行异步刷新则刷新信号的周期为2ms/n11. 主存的技术指标（4个）：Ø 存储容量：存储单元个数M×每单元位数N Ø 存取时间：从启动读(写)操作到操作完成的时间 Ø 存取周期：两次独立的存储器操作所需间隔的最小时间 ，时间单位为ns。Ø 存储器带宽：单位时间里存储器所存取的信息

13、量，位/秒、字节/每秒，是衡量数据传输速率的重要技术指标。 12. 主存储器和CPU之间增加高速缓冲存储器的主要目的是什么？cache是一种高速缓冲存储器，是为了解决CPU和主存之间速度不匹配而采用的一项重要技术。cache基本原理（P92）避免 CPU“空等”现象CPU 和主存（DRAM）的速度差异程序访问的局部性原理cache由高速的SRAM组成13. Cache与主存间的地址映像方式有3种（P94）：v 全相联映像：主存中的任一块可以映象到缓存中的任一块。 （1）先确定主存中的块号:给块号分配N位地址则表示主存包含2N个数据块 （2）再确定字节在数据块中的偏移地址：如果一个数据块包含64

14、B，则该地址需要6位v 直接映像：cache的行号i和主存的的块号j有如下关系i = j mod m（总行数） （1）先确定行号（2）再确定标记号（3）最后确定字节偏移地址 【例】 由于cache有8行，故行号需3位地址 由于主存包含256数据块，所以每行可能存放的数据块有256/8=32（块），故标记号 需要5位地址 由于每块有256个字节，故字节偏移地址需要8位v 组相联映像：将cache分成u组，每组v行，主存存放到哪一组是固定的（组号q=j mod u），但存到该组哪一行是灵活的。 （1）先确定组号（2）再确定标记号（3）最后确定字节偏移地址 【例】 由于cache有u组，所以组号需t

15、位（2t=u） 由于可能存入一个组中的块数为（总块数/u），所以标记占x位 由于每个块有64B，所以字节偏移地址占6位 （每组的行数与主存地址的设计无关）14. 在物理构成上，存储器系统通常分为3层：高速缓冲存储器（cache）、主存储器、外存储器15. P101习题：1、3、5n 需要8个芯片就要3位地址做片选？错，位扩展不需要片选，只有容量扩展时需要片选第四章16. 一条指令由哪几部分构成？（分析机器的指令格式和寻址方式）指令格式（P105） 操作码：指令操作性质的二进制数代码 地址码：指令中的地址码用来指出该指令的源操作数地址(一个或两个)、结果地址及下一 条指令的地址。【例】P110

16、例、例2（很重要）要说明的有：指令字长、几地址指令、可以定义的指令条数、指令类型（RR、RS、SS）17. 指令的寻址和操作数的寻址方式主要有哪些？寻址方式（P112）确定本条指令的操作数地址，下一条欲执行指令的指令地址指令寻址:1 顺序寻址PC+12 跳跃寻址转移类指令数据寻址（P112-116）1 立即寻址形式地址就是操作数2 直接寻址有效地址由形式地址直接给出3 隐含寻址操作数地址隐含在操作码中4 间接寻址有效地址由形式地址间接提供5 寄存器寻址有效地址即为寄存器编号6 寄存器间接寻址有效地址在寄存器中7 基址寻址有效地址=形式地址+基地址8 变址寻址有效地址=形式地址+变址寄存器的内容

17、9 相对寻址有效地址=PC的内容+形式地址10 堆栈寻址栈顶指针11 段寻址【例】P118 例318. 确定不同寻址方式下的有效地址。【例】P118 例419. P125习题：2、3、4、5、6、12P125 8、9题第五章20. 中央处理器CPU的基本组成（3部分）：控制器、运算器、cache21. CPU中的主要寄存器有哪些？作用？1 数据缓冲寄存器（DR）1） 作为ALU运算结果和通用寄存器之间信息传送中时间上的缓冲2） 补偿CPU和内存、外围设备之间在操作速度上的差别2 指令寄存器（IR）用来保存当前正在执行的一条指令3 程序计数器（PC）保存将要执行的下一条指令的地址4 数据地址寄存

18、器（AR）保存当前CPU所访问的数存（数据cache存储器)单元的地址5 通用寄存器当ALU执行算术或逻辑运算时，为其提供一个工作区6 状态字寄存器（PSW）保存由算术指令和逻辑指令运算或测试结果建立的各种条件代码22. CPU中用来存放现行指令的是什么寄存器？指令寄存器23. 算术逻辑运算结果通常放在数据缓冲寄存器（DR）和通用寄存器24. 控制器可分为两种：微程序控制器和组合逻辑控制器。25. 微程序控制器的组成原理框图。26. 什么是微指令？说明机器指令与微指令的区别。将一条指令写出微指令的执行序列。（大）微程序：一条机器指令的功能是用许多条微指令组成的序列实现的，这个微指令序列通常称为

19、微程序。（中）微指令：在机器的一个CPU周期中，一组实现一定操作功能的微命令的组合（小）微命令：控制部件通过控制线向执行部件发出的各种控制命令称为微命令，执行的操作称为微操作。n 机器指令与微指令的区别:（1） 一条机器指令对应一个微程序，这个微程序由若干条微指令序列组成（2） 机器指令与内存有关，微指令与控存有关（3） 一条机器指令可以完成一个独立的算术/逻辑运算，它可能需要几个CPU周期；而每一个CPU周期对应一条微指令27. 什么是处理机字长？机器字长：计算机能直接处理的二进制数据的位数28. CPU模型（机器的数据通路），双总线结构机器的数据通路。【注】菱形符号：表示某种判别或测试“”

20、：公操作符号，表示一条指令已经执行完毕控制信号G：控制一个门电路，它相当于两条总线之间的桥线上标注的小圈：表示有控制信号：寄存器R2的输出控制信号还差mov、jmp29. 什么是流水CPU、并行处理技术，流水线中的主要问题有哪些？v 流水CPU：CPU按流水线方式组织，通常由三部分组成指令部件、指令队列、执行部件v 并行处理技术（P161）并行性的概念：问题中具有可以同时进行运算或操作的特性。时间并行：让多个处理过程在时间上相互错开，轮流使用同一套硬件设备的各个部件，以加 快硬件周转而赢得速度，实现方式就是采用流水处理部件。 空间并行：以数量取胜。它能真正的体现同时性时间+空间并行：综合应用。

21、Pentium中采用了超标量流水线技术。v 流水线中的主要问题（P164）Ø 资源相关：指多条指令进入流水线后在同一机器时钟周期内争用一个功能部件所发生的冲突。Ø 数据相关：在一个程序中，如果必须等前一条指令执行完毕后，才能执行后一条指令。解决数据相关冲突的办法：为了解决数据相关冲突，流水CPU的运算器中特意设置若干运算结果缓冲寄存器，暂时保留运算结果，以便于后继指令直接使用，称为“向前”或定向传送技术。Ø 流水线中有三类数据相关：RAW(Read After Write)§后面指令用到前面指令所写的数据WAW(Write After Write)

22、67;两条指令写同一个单元§在简单流水线中没有此类相关，因为不会乱序执行WAR(Write After Read)§后面指令覆盖前面指令所读的单元§在简单流水线中没有此类相关Ø 控制相关：由转移指令引起的。解决控制相关冲突的办法：延迟转移法、转移预测法。30. 主存通常采用多体交叉存储器，以提高访问速度31. P181习题：1、2、3、6、16第六章32. 总线的特性，单总线结构、多总线结构的特点。一、总线的概念（P184）总线是构成计算机系统的互联机构，是多个系统功能部件之间进行数据传送的公共通路。2、 总线的特性： （1）物理特性：总线的连接方式 （

23、2）功能特性：每一根总线的功能 （3）电器特性：每一根总线上信号的传递方向及有效电平范围 （4）时间特性：每根总线在什么时间有效3、 单总线结构的特点 使用一条单一的系统总线来连接CPU、内存和I/O设备。在单总线结构中，要求连接到总线上的逻辑部件必须高速运行，以便在某些设备需要使用总线时，能迅速获得总线控制权；而当不再使用总线时，能迅速放弃总线控制权。否则，由于一条总线由多种功能部件共用，可能导致很大的时间延迟。4、 多总线结构的特点 在CPU、主存、I/O之间互联采用多条总线。多总线结构体现了高速、中速、低速设备连接到不同的总线上同时进行工作，以提高总线的效率和吞吐量，而且处理器结构的变化

24、不影响高速总线。33. 总线的信息传送方式P190）Ø 串行传送：使用一条传输线，采用脉冲传送（有脉冲为1，无脉冲为0）。连续几个无脉冲的处理方法：位时间。Ø 并行传送：每一数据位需要一条传输线，一般采用电位传送（电位高为1，电位低为0）。Ø 分时传送：总线复用、共享总线的部件分时使用总线。34. 总线的仲裁方式（P193）Ø 集中式仲裁：有统一的总线仲裁器。如：链式查询方式、计数器定时查询方式、独立请求方式（P193195）Ø 分布式仲裁：不需要中央仲裁器，每个潜在的主方功能模块都有自己的仲裁器和仲裁号。（P195）35. 什么是总线的定时？

25、同步定时和异步定时v 总线的定时：事件出现在总线上的时序关系。有同步定时和异步定时。Ø 同步定时：事件出现在总线上的时刻由总线时钟信号来确定。Ø 异步定时：后一事件出现在总线上的时刻取决于前一事件的出现，即建立在应答式或互锁机制基础上。36. 说明总线结构对计算机系统性能的影响：37. 存储器总线周期与I/O总线周期的异同点38. 系统总线中地址总线的功能是：指定主存、I/O设备的地址控制总线的功能是：提供主存、I/O接口设备的控制信号和相应信号数据总线的功能是：用于传送数据信息39. 偶校验位（使总的1的个数为偶数）：数据中1的个数为偶数时为0，1的个数为奇数时为1； 奇

26、校验位（使总的1的个数为奇数）：数据中1的个数为偶数时为1，1的个 数为奇数时为0；40. 波特率：每秒钟传送的比特位数常称为波特率41. 总线上挂2个设备，能收能发，还能从电气上和总线断开，画出逻辑图并说明。42. 采用异步通信方式（串行传输）传送字符时用“10”标志数据节点，其中“1”是“停止位”，“0”是“起始位”。【例1】用异步通信方式传输字符“A”和“8”，数据有7位，偶校验1位，起始位1位，停止位1位，请画出波形图。43. P207习题：1、2、3、4、8、10、11、12、13第八章44. CPU与I/O之间数据传输的控制方式有：1 程序查询方式2 程序中断方式3 直接内存访问（

27、DMA）方式4 通道方式45. I/O接口的主要功能：（1） 控制：如启动、关闭设备（2） 缓冲：补偿各种设备在速度上的差异（3） 状态：接口模块监视外围设备的工作状态并保存信息（4） 转换：数据的转换，如串并或并串转换（5） 整理：修改字计数器或当前内存地址寄存器（6） 程序中断：每当外围设备发起中断请求，接口向CPU发送中断信号46. I/O地址编址方式有哪些？各有什么优缺点？ 独立编制方式：I/O与存储器分别编址（存储器和I/O端口在两个独立的地址空间中） (1)优点：I/O端口的地址码较短，译码电路简单，存储器同I/O端口的操作指令不同，程序比较清晰；存储器和I/O端口的控制结构相互独

28、立，可以分别设计 (2)缺点：需要有专用的I/O指令，程序设计的灵活性较差 统一编制方式：I/O与存储器一起编址（存储器和I/O端口共用统一的地址空间，当一个地址空间分配给I/O端口以后，存储器就不能再占有这一部分的地址空间） (1)优点：不需要专用的I/O指令，任何对存储器数据进行操作的指令都可用于I/O端口的数据操作，程序设计比较灵活；由于I/O端口的地址空间是内存空间的一部分，这样，I/O端口的地址空间可大可小，从而使外设的数量几乎不受限制 (2)缺点：I/O端口占用了内存空间的一部分，影响了系统的内存容量；访问I/O端口也要同访问内存一样，由于内存地址较长，导致执行时间增加47. 什么

29、是程序查询方式、中断方式和DMA方式？v 程序查询方式（P239）数据在CPU和外围设备之间的传送完全靠计算机程序控制。当需要输入/输出时，CPU暂停执行主程序，转去执行设备输入/输出的服务程序，根据服务程序中的I/O指令进行数据传送。这是一种最简单、最经济的输入/输出方式，只需要很少的硬件。但由于外围设备动作很慢，程序进入查询循环时将浪费CPU时间。v 程序中断方式的原理（P242）在程序中断方式中，某一外设的数据准备就绪后，它“主动”向CPU发出请求中断的信号，请求CPU暂时中断目前正在执行的程序而进行数据交换。当CPU响应这个中断时，便暂停运行主程序，并自动转移到该设备的中断服务程序。当

30、中断服务程序结束以后，CPU又回到原来的主程序。v DMA的基本概念（P253）直接内存访问(DMA)是一种完全由硬件执行I/O交换的工作方式。在这种方式中，DMA控制器从CPU完全接管对总线的控制，数据交换不经过CPU，而直接在内存和I/O设备之间进行。DMA方式一般用于高速传送成组数据。48. 什么是中断向量? 当CPU响应中断时，由硬件直接产生一个固定的地址(即向量地址)，由向量地址指出每个中断源设备的中断服务程序入口，这种方法通常称为向量中断。49. 单级中断、多级中断（P245）单级中断系统中，所有的中断源都属于同一级，所有中断源触发器排成一行，其优先次序是离CPU近的优先权高。 当响应某一中断请求时，执行该中断源的中断服务程序。在此过程中，不允许其他中断源再打断中断服务程序，既使优先权比它高的中断源也不能再打断。多级中断