实验四集成计数器及其应用(DOC)

1、数字电路与逻辑设计实验1实验四 集成计数器及其应用实验性质：设计性一、实验目的熟悉集成计数器的逻辑功能及各控制端的作用。掌握用集成计数器构成任意进制计数器的方法。二、实验原理计数器是数字系统中必不可少的组成部分，它不仅用来计输入脉冲的个数，还大量用于分频、 程序控制及逻辑控制等。计数器种类繁多，其分类方式大致有以下三种：第一种：按计数器的进制分。通常分为二进制、十进制和N 进制计数器。第二种：按计数脉冲输入方式不同，可分为同步计数器和异步计数器两大类。 同步计数器是 指内部的各个触发器在同一时钟脉冲作用下同时翻转，并产生进位信号。其计数速度快、工作 频率高、译码时不会产生尖峰信号。而异步计数器

2、中的计数脉冲是逐级传送的，高位触发器的 翻转必须等低一位触发器翻转后才发生。其计数速度慢，在译码时输出端会出现不应有的尖峰 信号，但其内部结构简单，连线少，成本低，因此，在一般低速场合中应用。第三种：按计数加减分类。则有递减、递加计数器和可逆计数器。其中可逆计数器又有加减 控制式和双时钟输入式两种。针对以上计数器的特点，我们在设计电路时，可根据任务要求选用合适器件。 一些常用的计 数器如表4-4-1所示。表 4-4-1序号名称型号说明1十进制同步计数器74LS160同步预置、异步清零2四位二进制同步计数器74LS161同步预置、异步清零3十进制同步计数器74LS162同步预置、同步清零4四位二

3、进制同步计数器74LS163同步预置、同步清零5十进制同步加/减计数器74LS190异步置数、无清零端、单时钟输入74LS192异步置数、异步清零、双时钟输入6四位二进制同步加/减计数器74LS191异步置数、无清零端、单时钟输入74LS193异步置数、异步清零、双时钟输入7异步二一五一十进制计数器74LS290l=L匕津丰1=1 rHmC异步清零、异步置9下面我们以 74LS160 74LS161、74LS190 74LS193 74LS290 为例，介绍计数器的一般使用 方法，对于表中的其它器件更详细功能介绍请参阅有关手册。1.四位二进制同步计数器 74LS161 其功能见表 4-4-2

4、所示,计数范围 015。表 4-4-2输入输出功能CRLDCTPCTTCP DoD1D2D3Q Q1Q2Q30 x x x x x x x x1 0 x xTd0d1d2d30 0 0 0 dd1d2d3异步7冃零 同步预置1111Tx x x x加计数110 x x x x x x保持禁止计数11 x 0 x x x x x保持禁止计数CP:时钟输入端，上升沿有效；QQ:计数器输出端；CO 进位输出端；D0D3:并行数据输入端；CT,CTp：计数控制端；LD:同步并行置入控制端，低电平有效；CR:异步清除输入端，低电 平有效。数字电路与逻辑设计实验2该器件具有异步清零、同步预置数功能。当 C

5、R=0 时，计数器清零，QQQQ=OOOO,与 CP 无关；当 CR=1LD=0时， 在 CP脉冲上升沿的作用下， D3D输入的数据 d3d2dido被置入计 数器， 即 QQQQFCLd2dido.进位输出 CO= QQQQ。当 CT=CT=LD=CR=1 时，在 CP 脉冲上升沿作用下进行加计数。而在 CT 和 CTP中有低电平 时，计数器保持原状态不变。因此，利用 CT、C 下和 CC 可级联成多级计数器。当计到最大数 15 时（QQQQ=1111）, CO=1 而小于 15 时，CO=0 所以 CO 可作后级计数器 CT、CTP端的控制信号， 从而实现多级计数器间的级联。下面介绍几个用

6、 74LS161 构成 N 进制计数器的方法。利用异步清零功能构成 N 进制计数器利用异步清零功能构成 N 进制计数器时，当计到 N 个 CP 脉冲时，将 QQ 中的高电平通过 与非门将输出的低电平加到异步清零端 CR 上，使计数器回到初始的 O 状态，从而实现了 N 进制。 这时并行数据输入端 DD 可接任意数据。用 74LS161 构成的十一进制计数器，其电路如图 4-4-1 所示。图 4-4-1反馈清零法利用同步预置功能构成 N 进制计数器利用同步预置功能构成 N 进制计数器时，并行数据输入端 D0D3应接计数起始数据。通常从 0 开始计数，这时 DD 应接低电平。当计到（N-1）个 C

7、P 脉冲时，将 QQ 中的高电平通过与非门 将输出的低电平加到同步置入控制端LD上，这样当输入第 N 个 CP 脉冲时，计数器将被置数到 0,回到初始的计数状态，从而实现了 N 进制计数。用 74LS161 构成的一进制计数器，其电路 如图 4-4-2 所示。11PhQU QIQ2Q3Pco74161kpLD0CR DO DI D2 D3丄11图 4-4-2置数归零法还可以用预置补数法构成 N 进制计数器。电路连接方式见图 4-4-3 所示（两电路功能相同）此电路的工作状态为 515。预置端 C3E2DC0=0101，输出端 QQQQ=1111 （此时 CO=1。这 样，计数器从 5 开始计数

8、，到 15 后回到 5。由于 74LS161 为 16 进制，对模 N 计数器可利用预置 （16-N）的方法实现。也可利用 015 中任一段 11 个状态来实现模 11,如 212, 414 等。11CP数字电路与逻辑设计实验3图 4-4-4 74LS161 构成 M166 同步加计数器上图是利用同步预置功能实现的位数扩展，也可以用异步清零功能实现该电路，只不过是 输出的二进制数加 1 而已。2.十进制同步加法计数器 74LS16074LS160 的功能同表 4-4-2 所示，它与 74LS161 的功能完全相同，但它是十进制计数器，当 计数状态计到 1001 时，即产生进位输出，并重新由 0

9、000 开始计数，计数范围 09。用 74LS160 构成 N 进制计数器的方法可参见 74LS161 的设计方法，在这里就不再赘述。图 4-4-5 为用两片 74LS160 构成 60 进制计数器的电路图，初态为 0000。1CPT QO QI Q2 Q3CQ74161_CP_LDCR DO DI D2 D39 II II10 101计数器位数的扩展74LS161 为 M16 加计数器，要实现模数大于 16 计数器，可将多片 74LS161 级联，进行扩展。图4-4-4 为构成 M166 的同步加计数器的逻辑电路图。166 的最大状态为 165,二进制数 为 10100101，需两片 74L

10、S161。两片的 CP 端连在一起，接成同步状态；片 的进位输出 CO 端 接片 的 CT、CTP，保证片(1)的 QQQQ 由 1111 回到 0000 时，片 加 1。就是说，片(1)每个 CP 脉冲进行加一计数，片每第 16 个 CP 脉冲进行加一计数。最后，在输出 QQQQQQQQ=10100101 时，由两片的LD端回到 0。74161 (2)；QO QIQ2Q3COT74161(1)户4：1CR DO DI D2 D3CPD丽74192砰coE LD DC DI D2 D3CO 1111XX X Xy i i I X X X X图 4-4-9 74LS192 级联成 100 进制加

11、/减计数器01图 4-4-10 74LS192 级联成 60 进制减计数器数字电路与逻辑设计实验7I.构成十进制计数器有两种方法。如将 CR 和 Q 相连，CR 输入计数脉冲时，构成 8421BCD 计数器；如将 Q 和 CP 相连，CR 输入计数脉冲时，则构成 5421BCD 计数器。n.构成二进制和五进制计数器。CR 输入计数脉冲，Q 输出二分频信号；CR 输入计数脉 冲，Q 输出五分频信号。将 Q 和后级时钟端相连可级联成多级计数器。由 74LS290 构成十进制计数器1由 74LS290 构成的 8421BCD 码十进制计数器电路如图 4-4-11 所示。将 CR 和 Q 相连，CR

12、作 计数脉冲输入端 CF，由 QQ 输出。2由 74LS290 构成的 5421BCD 码十进制计数器电路如图 4-4-12 所示。将 CF 和 Q3 相连，CR 作 计数脉冲输入端 CF 从高位到低位的输出端为由 Q、Q、Q、Q。图 4-4-12 由 74LS290 构成的 5421BCDS 十进制计数器电路利用异步清零功能构成的九进制计数器由 74LS290 构成的 8421BCD 码九进制计数器电路如图 4-4-13 所示。计数器计到 9 时，输出 状态为 QQQQ=1001，将 Q 和 Q 分别与 际相连，这时计数器回到初始的 0 状态，从而实现 九进制计数器。参考图 4-4-12，可

13、构成 5421BCD3 九进制计数器电路。级联成 44 进制计数器电路如图 4-4-14 所示。当计数器计到 44 时，输出状态为 Q Q Q Q Q Q Q Q=01000100, 将所有高电平通过与门同时加到两个计数器的RU 和 Rk 端上，使计数器回到初始的 0 状态。数字电路与逻辑设计实验8ROAROBSAS9BCPQ0CP1CPOQ1 Q2 Q374LS290图 4413 由 74LS290 构成的 8421BC 血九进制计数器电路数字电路与逻辑设计实验9三、实验仪器及器件现代电工电子综合实验装置数字万用表双踪示波器 74LS20 74LS160 74LS161、74LS192 74

14、LS193 74LS290 74LS138 74LS151四、预习报告要求熟悉以上各芯片的管脚排列及其工作原理。掌握集成计数器的使用方法。五、实验内容验证 74LS160 的模 10 计数器功能。并分别实现 7 进制、26 进制计数器。绘出逻辑电路图并验 证其正确性。验证 74LS161 的模 16 计数器功能。并分别实现 7 进制、26 进制计数器。绘出逻辑电路图并验 证其正确性。顺序脉冲发生器设计。用 74LS161 和 74LS138 构成顺序脉冲发生器电路。绘出逻辑电路图并 验证其正确性。用示波器观察并记录输入/出波形。验证 74LS192 的模 10 加/减计数器功能。实现 26 进

15、制加和减计数器功能。绘出逻辑电路图并验证其正确性。序列信号发生器设计。用 74LS161 和 74LS151 设计一个脉冲序列发生器，使其在一系列脉冲 的作用下，输出端能周期性的输出 0010110111 的脉冲序列。用示波器观察并记录输入/出波形。六、实验报告要求按照“五.实验内容”的要出设计的全过程，画出电路逻辑图，记录实验结果；数字电路与逻辑设计实验10实验五 MSI 移位寄存器及 555 定时器的应用实验性质：设计性一、实验目的掌握移位寄存器的工作原理及其应用；掌握 555 定时器的工作原理及其应用；（了解简单数字系统实验、调试及故障排除方法。二实验原理1.移位寄存器具有移位功能的寄存

16、器称为移位寄存器。 按功能分， 可分为单向移位寄存器和双向移位寄存 器两种；按输入与输出信息的方式分，有并行输入并行输出，并行输入串行输出，串行输入并 行输出，串行输入串行输出及多功能方式五种。在使用移位寄存器时，可根据任务要求， 从器件手册或有关资料中，选出合适器件，查出该 器件功能表，掌握其器件功能特点，就可以正确地使用。74LS194 是四位并行存取双向移位寄存器，功能表如表 4-5-1 所示。其中，S1、S0 为控制端，控制方式如上表所示。由功能表可知，该移位寄存器具有左移、 右移、并行输入数据、保持及清除等五种功能。表 4-5-1 74LS194 功能表输入输出清除时钟模式串行并行Q

17、A QB QC QD:S1S0左右A B C D01111111X Lf4 f tX X1 0 01 1 0X X1 11 00 0XXXXXXX1X01 X 0XXXX X X X X X X X a b cdX X X X X X X X X X XX X X X X X X X X0 0 0 0QA QB0QC0QD0a b c d1 QANQBNQCN0 QANQBNQCNQB QCnQDn1 QB QCnQDn0QA QB0QC0QD0说明：a b、c、d=输入AB C 或 D 端相应的稳定态输入电平。QA QB。QCoQD=在规定的稳态输入条件建立之前， QA QB QC QD 相

18、应的电平。 QA QBNQCN-在最近的时钟上升沿跳变之前 QA QB QC 相应的电平。四位双向通用移位寄存器 74LS194 的应用举例：移位寄存器的级联为了增加移位寄存器的位数，可在 CP 移位脉冲的驱动能力范围内，将多块移位寄存器级联 扩展，以满足字长的要求。图 4-5-1 所示为两块移位寄存器 74194 的级联连接图。其功能与单个移位寄存器的功能类似数字电路与逻辑设计实验11状态图（a）电路图图 4-5-3 74LS194构成的右扭环形计数器D4D5DCD7图 4-5-1多位移位寄存器的级联当 SS=11 时，在 CP 脉冲正沿作用下，DD7的数据被送到 Q0Q7的输出端，移位寄存

19、器 完成置数功能。当 SS=01 时，移位寄存器完成左移操作功能。当第八个 CP 脉冲到来时，Q7 Q 全部变为 “0”。当 SS=10 时，移位寄存器完成右移操作功能。当第八个 CP 脉冲到来时，Qo Q7全部变为 “ 1”。当 ss=oo 时，移位寄存器处于保持状态。构成环形计数器环形计数器实际上就是一个环的移位寄存器。 根据初态设置的不同，这种电路的有效循环常 常是循环移位一个“ 1”或一个“ 0”。图 4-5-2 是由四位移位寄存器 74194 构成的环形左移移位 寄存器的逻辑电路图。将 Q 接 DSL，RD=1,取 QQQQ 中只有一个 1 的循环为主循环，即 DDDD=0001。取

20、 M 仁 1M 先为 1,实现并入功能：QQQQ= BDDD=0001,然后令 M=0,则随着 CP 脉冲的输入，电路开 始左移环形移位操作，其主循环状态图和波形图分别如图4-5-2（b）、（c）所示。从图 4-5-2（ b）中可以看出，4 个触发器可以形成 4 个状态，可以做模 4 计数器。当环形计 数器主循环有 n 个触发器时，模数就为 n。从图 4-5-2（ c）中可以看出，在 QQQQ 中只有一个 高电平 1（也可以只有一个低电平 0）依次输出，形成一种节拍脉冲波形，节拍的高电平宽度为 一个 CP 周期。这种电路也称节拍发生器。构成扭环形计数器74LS194 构成的右扭环形计数器的电路

21、图图 4-5-3（a）所示，是把 Q 接非门后再接右移串入 端 DSR（若将 Q0接 DSL，则构成左扭环形计数器）。4-5-3（b）为右扭环形计数器的状态图。从状态 图中可以看出，4 个触发器构成扭环计数器时，主循环有 8 个状态，即 n 个触发器，扭环计数器 为模 2n。在触发器个数相同时，模数比环形计数器提高一倍。no-QoQiQiQs一SiQ1Q2Q3-s01-D职职DSR%RDCPDQDJD2D5CP DoPD2DJY丨丨I丨 HCFLQOQQQHQ4Q5Q&CP0101(b)onionin1IH0数字电路与逻辑设计实验12图 4-5-22.集成定时器 NE555集成定时器是

22、一种模拟、数字混合型的中规模集成电路，只要外接适当的电阻电容等元件，可方便地构成单稳态触发器、多谐振荡器等脉冲产生或波形变换电路。定时器有双极型和CMOS两大类，结构和工作原理基本相似。通常双极型定时器具有较大的驱动能力，而CMOS!时器则具有功耗低，输入阻抗高等优点。图 4-5-4 (a)、(b)为集成定时器 555 内部逻辑图及引脚排列。CFQ3Q2Q0(C)juLnLTLrmrLn主循环波形图主循环主循环74LS194 构成的环形左移移位寄存器011oon(b) 主循环状态图noinnon数字电路与逻辑设计实验13UQCCITHU(；GNDTLOUT RObJ 12| 3 14(a)(b

23、)图 4-5-4 集成定时器 5551: GND,接地端；2:TL，触发输入端；3:OUT,输出端；4:RD，直接置零端；5: UC，控制端；6:TH，阈值输入端；7: CT，放电端;8:UCC，电源端；数字电路与逻辑设计实验14从定时器内部逻辑图可见，它含有两个高精度比较器A、个基本 RS 触发器及放电晶体管 T。比较器的参考电压由三只 5K的电阻组成的分压提供，它们分别使比较 Ai的同相输入 端和 A2的反相输入端的电位为 2/3UCCUC 环口 1/3 Ucc，如果在引脚 5 （控制电压端 UC）外加控 制电压，就可以方便的改变两个比较器的比较电平，若控制电压端 5 不用时需在该端与地之

24、间 接入约 0.01 的电容以清除外接干扰，保证参考电压稳定值。比较器 A 的反相输入端接高触发 端 VB（脚 6），比较器A的同相输入端低触发端 TL（脚 2），TH和 TL控制两个比较器工作，而比 较器的状态决定了基本 RS 触发器的输出，基本 RS 触发器的输出一路作为整个电路的输出（脚 3）， 另一路接晶体管 T 的基极控制它的导通与截止，当 T 导通时，给接于脚 7 的电容提供低阻放电 通路。集成定时器的典型应用：单稳态触发器单稳态触发器在外来脉冲作用下，能够输出一定幅度与宽度的脉冲，输出脉冲的宽度就是 暂稳态的持续时间 tw。图 4-5-5 为由 555 定时器和外接定时元件 RT

25、、 CT构成的单稳态触发器。 触发信号加于低 触发端 （脚2），输出信号 UO由脚 3 输出。在 Ui端未加触发信号时，电路处于初始稳态，单稳态触发器的输出Uo为低电平。若在 Ui端加一个具有一定幅度的负脉冲，如图 4-5-5 （b）所示，于是在 2 端出现一个尖脉冲，使该端电 位小于1/3UCD从而使比较器A触发翻转，触发器的输出 Uo从低电平跳变为高电平，暂稳态开始。 电容 G 开始充电，UCT按指数规律增加，当UCT上升到 2/3UCD时，比较器 A1翻转，触发器的输出 Uo从高电平返回低电平，暂稳态终止。同时内部电路使电容G 放电，UCT迅速下降到零，电路回到初始稳态，为下一个触发脉冲

26、的到来作好准备。图 4-5-5单稳态触发器电路暂稳态的持续时间 tw决定于外接元件 FT、G 的大小（图 4-5-5 中的 100K 应该调小点，大约 20K,此时能够较清楚的观察波形）。tw=1.1RiCr改变 RT、G 可使 tw在几个微秒到几十分钟之间变化 快放电。多谐振荡器CT尽可能选得小些，以保证通过 T 很(a)(b)数字电路与逻辑设计实验15和单稳态触发器相比，多谐振荡器没有稳定状态，只有两个暂稳态，而且无须用外来触发 脉冲触发，电路能自动交替翻转，使两个暂稳态轮流出现，输出矩形脉冲。图 4-5-6 所示为由 555 定时器和外接元件 Ri、Fb、C 构成的多谐振荡器，脚 2 和脚 6 直接相 连，它将自激发，成为多谐振荡器。外接电容 C 通过 R+ F2