EDA与数电第三章对比总结

1、第三章第三章 基本逻辑单元的基本逻辑单元的VHDL模型模型贺晓英贺晓英 电子信息工程电子信息工程 1206班班 20120506628一、组合逻辑电路设计一、组合逻辑电路设计二、时序逻辑电路设计二、时序逻辑电路设计三、存储器三、存储器一、组合逻辑电路设计一、组合逻辑电路设计1、组合逻辑电路与时序逻辑电路的、组合逻辑电路与时序逻辑电路的区别：区别： 组合逻辑电路只与当前状态有关，而时序逻辑电路不仅与当前状态有关，还与输入状态有关。 2、编码器、编码器welcome to use these PowerPoint templates, New Content design, 10 years ex

2、perience 编码器的功能：把输入的每一个高低电平编码器的功能：把输入的每一个高低电平信号编程对应的二进制代码。信号编程对应的二进制代码。 电路只对其中优先级别最高的进行编码，不理睬级别低的，这样的电路称为优先编码器。 用的最多的是优先编码器。优先编码器不能用用的最多的是优先编码器。优先编码器不能用case语句，因为语句，因为case语句没有优先级，用语句没有优先级，用if语句语句或条件信号赋值语句。或条件信号赋值语句。VHDL优先编码器优先编码器library ieee;use ieee.std_logic_1164.all;entity encoder isport (a,b,c,d,

3、e,f,g,h:in std_logic; codeout:out std_logic_vector(2 downto 0);end encoder ;architecture rtl of encoder isbeginencoder = 111 when h = 1 else； 110 when g = 1 else； 101 when f = 1else； 100 when e = 1 else； 011 when d = 1 else； 010 when c= 1 else； 001 when b= 1else； 000 when a= 1 else； 000 end behave;数

4、电：二进制优先编码器数电：二进制优先编码器真值表：12463465671234567345675677024534567234567345676771456745675676772IIIIIIIIIIIIIIIIIIIIIIIIIIYIIIIIIIIIIIIIIIIIIIIIIYIIIIIIIIIIIIIIY逻辑表达式逻辑表达式逻辑图逻辑图111111&1&Y2 Y1 Y0I7 I6 I5 I4 I3 I2 I1 I08线线-3线优先编码器线优先编码器 如果要求输出、输入均为反变量，则只要在图中的每一个输出端和输入端都加上反相器就可以了，如教材P164图3.3.6所示。3、译码

5、器、译码器welcome to use these PowerPoint templates, New Content design, 10 years experience （1）、译码是编码的逆过程，把高低电平）、译码是编码的逆过程，把高低电平用二进制代码来表示。用二进制代码来表示。（2）、时钟边沿的描述）、时钟边沿的描述 clkevent and clk=1VHDL:3-8译码器译码器library ieee;use ieee.std_logic_1164.all;entity decoder isport (a,b,c,g1,g2a,g2b:in std_logic; y:out st

6、d_logic_vector(7 downto 0);end decoder;architecture rtl of decoder isbeginindata y y y y y y y y y y y=11111111; end case;else y=11111111;end if; end process; end ; 设二进制译码器的输入端为设二进制译码器的输入端为n个，则输出端为个，则输出端为2n个，个，且对应于输入代码的每一种状态，且对应于输入代码的每一种状态，2n个输出中只有个输出中只有一个为一个为1（或为（或为0），其余全为），其余全为0（或为（或为1）。）。n 位位二进制代

7、二进制代码码 2n 位位译码输译码输出出二进制二进制译码器译码器 译码输出译码输出100011010001001010000100Y3Y2Y1Y0A0A1译码输入译码输入译码输出高电平有效译码输出高电平有效译码输出译码输出011111101101110110111000Y3Y2Y1Y0A0A1译码输入译码输入0000译码输出低电平有效译码输出低电平有效1、3位二进制译码器位二进制译码器A2 A1 A0Y0 Y1 Y2 Y3 Y4 Y5 Y6 Y70 0 00 0 10 1 00 1 11 0 01 0 11 1 01 1 11 0 0 0 0 0 0 00 1 0 0 0 0 0 00 0 1

8、 0 0 0 0 00 0 0 1 0 0 0 00 0 0 0 1 0 0 00 0 0 0 0 1 0 00 0 0 0 0 0 1 00 0 0 0 0 0 0 1真值表真值表输输入入：3位二进制代码位二进制代码输输出出：8个互斥的信号个互斥的信号01270126012501240123012201210120AAAYAAAYAAAYAAAYAAAYAAAYAAAYAAAY&111 A2 A1 A0 Y7 Y6 Y5 Y4 Y3 Y2 Y1 Y0逻辑表达式逻辑表达式逻辑图逻辑图电路特点电路特点：与门组成的阵列：与门组成的阵列4、数据选择器、数据选择器welcome to use

9、these PowerPoint templates, New Content design, 10 years experience 学会用四种方式表达数据选择器。学会用四种方式表达数据选择器。即，即，if语句，语句，case语句，条件信号赋语句，条件信号赋值语句、选择信号赋值语句。值语句、选择信号赋值语句。 对这四种语句进行对比，应用他对这四种语句进行对比，应用他们，了解他们的不同，们，了解他们的不同，（1）、）、if语句语句 四选一电路四选一电路architecture rtl of ifmux isbeginprocess(input, sel) isbegin if (sel = 0

10、0) then y = input(0); elsif (sel=01) then y = input(1); elsif (sel= 10) then y = input(2); else y y y y y null; end case; end process; end architecture mux4_behave;（3）、条件信号赋值语句）、条件信号赋值语句 四选一电路四选一电路library ieee;use ieee.std_logic_1164.all;entity kmux4 isport (i0,i1,i2,i3,a,b:in std_logic; q:out std_l

11、ogic);end kmux4;architecture rtl of kmux4 issignal sel:std_logic_vector (1 downto 0);begin sel = b & a; q = i0 when sel = 00 else； i1 when sel = 01 else； i2 when sel = 10 else； i3 when sel = 11 else； X;end rtl ; （4）、选择信号赋值语句）、选择信号赋值语句 四选一电路四选一电路 entity mux4 is port(i0, i1, i2, i3, a, b : in std_

12、logic; q : out std_logic); end mux4; architecture rtl of mux4 is signal sel : std_logic_vector (1 downto 0); begin sel=b & a; with sel select q=i0 when sel = “00” , i1 when sel = “01” , i2 when sel = “10” , i3 when sel = “11” , X when others； end rtl; 注意：选择赋值语句末尾是逗号，不是分号。注意：选择赋值语句末尾是逗号，不是分号。一、基本

13、概念一、基本概念 根据选择控制信号根据选择控制信号（或地址选择码地址选择码），从多个输入信号当中选从多个输入信号当中选择一个送到输出端择一个送到输出端的组合逻辑电路，称为数据选择器数据选择器，又叫多路选多路选择器择器。 1. . 定义定义 3.4.1 3.4.1 数据选择器数据选择器 在多路数据传送过程中，能够根据需要将其中任意一路挑选出来的电路，叫做数据选择器，也称多路选择器或多路开关。 41MUX的逻辑功能是在两位两位选择控制信号的作用下，从4个输入信号中选择1个，送至输出端。 1. . 逻辑功能逻辑功能一、一、4选选1数据选择器数据选择器（41MUX） 2. . 框图框图输输入入数数据据

14、输出数据输出数据选通控制端选通控制端控制信号控制信号S0时，选择器使能时，选择器使能(工作工作)，S1时，选择器被禁止。时，选择器被禁止。输出数据可以是输出数据可以是4路输入数据的任意一路输入数据的任意一路，究竟是哪一路完全由选择控制信路，究竟是哪一路完全由选择控制信号决定。号决定。D3D2D1D0WSA1A000011011 3. . 工作原理工作原理. . 当使能端 时，数据选择器工作，根据选择控制信号根据选择控制信号（或地址选择码地址选择码），从从4 4个输入信号中选择个输入信号中选择1 1个，送至输出端个，送至输出端。0E . . 当使能端 时，数据选择器不工作，输出 。1E 0Y 4

15、. . 真值表真值表 41MUX的真值表如表表所示。 6. . 功能表功能表（简化的真值表简化的真值表） 41MUX的功能表如表表所示。 5. . 逻辑函数表达式逻辑函数表达式 41MUX的逻辑函数表达式为100101102103101010200311 EA A DEADDA DEA A DA AA AA A DEEYADA A DA（公式（公式4.3.1） 7. . 逻辑电路图逻辑电路图 41MUX的逻辑电路图如图图4.3.22所示。 图图4.3.225、加法器、加法器welcome to use these PowerPoint templates, New Content design

16、, 10 years experiencearchitecture behave of adder14 issignal halfadd:atd_logic_vector(13 downto 0);begin halfadd=(0&op1)+（0&op2）; result=halfadd when ci=0 else halfadd+1;end;& 不是与，是并置，他有两个作用：不是与，是并置，他有两个作用： 1.位的连接位的连接 2.左移右移左移右移32 加法器和数值比较器 计算机最基本的任务之一是进行运算。而在数字电路中四则运算都是分解成加法运算进行的，因此加法运算

17、电路是数字电路中最基本的运算单元。而半加器和全加器又是加法运算的核心核心电路。 我们把用来实现对两个对两个 1 1 位二进制数相加，而不考虑低位来位二进制数相加，而不考虑低位来的进位的进位的组合逻辑电路，称为半加器半加器。 1. . 逻辑功能逻辑功能一、半加器一、半加器（Half Adder） 3.2.1 3.2.1 加法器（加法器（Adder） 二、二、全加器全加器（Full Adder） 全加器有三个输入三个输入：加数 、被加数 、低位的进位 ；两个输出两个输出：和输出 、进位输出 。iAiB1iCiSiC 2. . 分析分析 在多位数的加法运算时，除最低位外，其他各位都需要考虑低位送来的

18、进位。我们把能对两个1位二进制数进行相加并考虑低位来的进位，即相当于3个1位二进制数相加，求得和及进位的逻辑电路称为全加器。 1. . 逻辑功能逻辑功能全加器全加器AnBnCnFnCn+1本位加数本位加数低位向本位的进位低位向本位的进位本位和本位和本位向高位的进位本位向高位的进位6、三态门及总线缓冲器、三态门及总线缓冲器welcome to use these PowerPoint templates, New Content design, 10 years experience 单向总线缓冲器：由多个三态门组成，单向总线缓冲器：由多个三态门组成，用来驱动地址总线和控制总线。用来驱动地址总线

19、和控制总线。8位单向总位单向总线缓冲器由线缓冲器由8个三态门组成。个三态门组成。 双向总线缓冲器：用于对数据总线的驱双向总线缓冲器：用于对数据总线的驱动和缓冲。动和缓冲。二、时序逻辑电路设计二、时序逻辑电路设计1、触发器的种类及功能、触发器的种类及功能 ： D触发器：置0、置1 T触发器：保持、翻转。 JK触发器：置0、置1、保持、翻转。 T触发器：翻转。 D触发器程序触发器程序library ieee;use ieee.std_logic_1164.all；entity dff1 is port (clk,d : in std_logic; q : out std_logic );end d

20、ff1;architectrue rtl of dff1 isbegin process (clk) begin if (clkevent and clk=1) then q=d; end if; end process;end rtl; RS触发器程序触发器程序library ieee;use ieee.std_logic_1164.all;entity rsff is port(r,s:in std_logic; q,qb:out std_logic);end rsff;architecture rtl of rsff issignal q_temp,qb_temp:std_logic;b

21、egin process(r,s)begin if(s=1 and r=0)then q_temp=0; qb_temp=1; elsif(s=0 and r=1)then q_temp=1; qb_temp=0;else q_temp=q_temp; qb_temp=qb_temp; end if; end process;q=q_temp;qb=qb_temp;触发器：触发器：能够存储一位二值信号的基本逻辑单元电路能够存储一位二值信号的基本逻辑单元电路的统称。是构成组合逻辑电路的基本单元电路。的统称。是构成组合逻辑电路的基本单元电路。 一、触发器具有的特点：一、触发器具有的特点： 1 1、

22、具有两个能自行保持的稳态、具有两个能自行保持的稳态0 0状态状态和和1 1状态状态（0 0状态和状态和1 1状态表征触发器的存状态表征触发器的存储内容）储内容） 2 2、能够、能够接收接收、保存保存和输出信号，即外加触发信号时，电路的输出状态可以翻转；和输出信号，即外加触发信号时，电路的输出状态可以翻转；在触发信号消失后，能将获得的新态保存下来。在触发信号消失后，能将获得的新态保存下来。 二、触发器的现态和次态二、触发器的现态和次态 现态现态Qn在分析触发器的状态变化时，将外加信号变化之前触发器的状态称为现态，用Qn表示； 次态次态Qn+1将外加信号变化之后触发器的状态称为次态，用Qn+1表示

23、。 触发器的Q输出端为0时称为0状态，为1时称为1状态。（现态（现态Qn和次态和次态Qn+1的逻辑关系是研究触发器工作原理的的逻辑关系是研究触发器工作原理的基本问题）基本问题）从电路结构不同分从电路结构不同分1、基本触发器、基本触发器2、同步触发器、同步触发器3、边沿触发器、边沿触发器 三、触发器的分类三、触发器的分类触发器触发器基本触发器基本触发器同步触发器同步触发器边沿触发器边沿触发器输入信号直接加到输入端，是触发器的基本电路结构，是构输入信号直接加到输入端，是触发器的基本电路结构，是构成其他类型触发器的基础。成其他类型触发器的基础。输入信号经过控制门输入，控制门受时钟信号输入信号经过控制

24、门输入，控制门受时钟信号CP控制。控制。只在时钟信号只在时钟信号CP的上升沿或下降沿时刻，输入信号才能被的上升沿或下降沿时刻，输入信号才能被接收。接收。信号输入端低电信号输入端低电平有效平有效两个互补的输出端两个互补的输出端1状态状态：Q1、 Q 0 0状态状态：Q0、 Q 1一、与非门组成的基本一、与非门组成的基本RS触发器触发器 基本RS触发器是由两个与非门的输入端由两个与非门的输入端和输出端交叉连接构成和输出端交叉连接构成的的。 1. . 电路结构与逻辑符号电路结构与逻辑符号Reset为置为置0端（复位端）端（复位端）Set为置为置1端（置位端）端（置位端）. . 两个输入端输入端 S

25、R、. . 称为置置“1”输入端输入端（置位端置位端）；. . 称为置置“0”输入端输入端（复位端复位端）；. . 均为低电平输入有效低电平输入有效。SR. . 两个输出端输出端 QQ、. . 正常情况下， 的输出是互反互反的。. . 称为触发器的“1”状态，简称为“1”态态；. . 称为触发器的“0”状态，简称为“0”态态。 QQ、 10QQ 、 01QQ 、 3、触发器逻辑功能的表示方法、触发器逻辑功能的表示方法与非门构成的基本与非门构成的基本RS触发器的特性表触发器的特性表10 1 1触发器置010 1 010 0 1触发器保持原状态不变00 0 01 1 1触发器状态不定1 1 001

26、 0 1触发器置101 0 0说明Qn1R S Qn通过上述的逻辑关系分析列表，得到如下特性表：通过上述的逻辑关系分析列表，得到如下特性表：次态次态Qn+1的卡诺图的卡诺图特性方程特性方程触发器的特性方程就是触发器次态触发器的特性方程就是触发器次态Qn+1与输入及现态与输入及现态Qn之间的逻辑关系式之间的逻辑关系式 Qn0001111000011011RS 约束条件01RSQRSQnnSRQn根据表可画出基本根据表可画出基本RSRS触发器的卡诺图。由此可得到特性方程。触发器的卡诺图。由此可得到特性方程。状态图状态图描述触发器的状态转换关系及转换条件的图形称为状态图描述触发器的状态转换关系及转换

27、条件的图形称为状态图011/1/10/01/当触发器处在当触发器处在0状态，即状态，即Qn=0时，若输入信号时，若输入信号 01或或11，触发器仍为触发器仍为0状态状态；RS当触发器处在当触发器处在1状态，状态，即即Qn=1时，若输入信号时，若输入信号 10或或11，触发器仍为触发器仍为1状态状态；RS若若R S 10，触发器就会翻转成为触发器就会翻转成为1状态状态。若若R S 01，触发器就会翻转成为触发器就会翻转成为0状态状态。波形图波形图 反映触发器输入信号取值和状态之间对应关系的图形称为波形图反映触发器输入信号取值和状态之间对应关系的图形称为波形图RSQQ置置1置置0置置1置置1置置1

28、保持保持不不允允许许不定不定一、电路组成及工作原理一、电路组成及工作原理G5 G6G1 G2CPG3 从 G4&Q Q1G7 主 G8&1D1QmQm&两个同步两个同步D D触发器级联而成触发器级联而成 具有主从结构具有主从结构 D CP Q Q DQ Q曾用符号 D CP 1DQ Q国标符号 CP C1 三、边沿三、边沿D触发器的主要特点触发器的主要特点 1 1、CP边沿（上升沿或下降沿）触发边沿（上升沿或下降沿）触发 在在CP脉冲上升沿（或下降沿）时刻，触发器按照脉冲上升沿（或下降沿）时刻，触发器按照特性方程特性方程Qn+1=D的规定转换状态，实际上是加在的规定转换

29、状态，实际上是加在D端端的信号被锁存起来，送到输出端。的信号被锁存起来，送到输出端。 2 2、抗干扰能力强、抗干扰能力强 因为只在触发沿甚短的时间内触发，其他时间输入因为只在触发沿甚短的时间内触发，其他时间输入信号对触发器不起作用，保证信号的可靠接收。信号对触发器不起作用，保证信号的可靠接收。 3 3、只具有置、只具有置1 1、置、置0 0功能功能 在某些情况下，使用起来不够方便。在某些情况下，使用起来不够方便。CPDQ波形图波形图 Q QCPDQ 边沿触发器及边沿触发器及CP和和D的波形如下图所示，试对应画的波形如下图所示，试对应画出出Q和和Q的波形图。的波形图。 解：由图所示的边沿触发器逻

30、辑符号可解：由图所示的边沿触发器逻辑符号可知这是一个下降沿触发的边沿知这是一个下降沿触发的边沿D触发器，触发器，于是画出的于是画出的Q和和Q的波形如下。的波形如下。2、寄存器、寄存器welcome to use these PowerPoint templates, New Content design, 10 years experience 寄存器寄存一组二进制代码。分为数码寄存器和疑问寄存器。 数码寄存器是并行输入，并行输出的;移位寄存器是一位一位的输出触发器：存放一位二进制数：寄存器：存放一组二进制数：清零清零寄存指令寄存指令RD.QDF0d0Q0.Q.DF1d1Q1.d2Q.DF2Q

31、2QDF3d3Q3000011011101触发器状态不变触发器状态不变清零清零D1移位脉冲移位脉冲23410111QQ3Q1Q2RD000000010011101110111 1QJKF0Q1QJKF2QJKF1QJKF3QQQ从高位向低从高位向低位依次输入位依次输入3、计数器、计数器welcome to use these PowerPoint templates, New Content design, 10 years experience计数器分为同步计数器和异步计数器： 同步计数器是在时钟脉冲的控制下，各触发器的状态同时发生； 异步计数器，它的低位计数器的输出作为高位计数器的时钟信号

32、。计数器计数器计数容量计数容量、长度长度或或模模的概念的概念 计数器能够记忆输入脉冲的数目，即电路的有效计数器能够记忆输入脉冲的数目，即电路的有效状态数状态数 。3 位二进制同步加法计数器：位二进制同步加法计数器：823 M00001111/14 位二进制同步加法计数器：位二进制同步加法计数器：000111/11624 Mn 位二进制同步加法计数器：位二进制同步加法计数器：nM2 一、二进制同步计数器一、二进制同步计数器1. 3位位二进制同步加法计数器二进制同步加法计数器(1) 结构示意框图与状态图结构示意框图与状态图三位二进制同步三位二进制同步加法计数器加法计数器CPCarry输入计数脉冲输

33、入计数脉冲送给高位的进位信号送给高位的进位信号000001/0010/0011/0100/0101/0110/0111/0/1FF2、FF1、FF0Q2、Q1、Q0设计方法一：设计方法一：按前述设计步骤进行按前述设计步骤进行设计方法二：设计方法二：按计数规律进行级联按计数规律进行级联 CPQ2Q1Q0C0123456780 0 00 0 10 1 00 1 11 0 01 0 11 1 01 1 10 0 0000000010C = Q2n Q1n Q0n来一个来一个CP翻转一次翻转一次J0= K0 = 1当当Q0=1，CP到来即翻转到来即翻转J1= K1 = Q0当当Q1Q0=1，CP到来即

34、翻转到来即翻转J2= K2 = Q1Q0= T0= T1= T2(2) 分析和选择触发器分析和选择触发器J0= K0 =1J1= K1 = Q0J2= K2 = Q1Q0CP1J1KC1FF011J1KC1FF11J1KC1FF2&CQ0Q1Q2Q0Q1Q2串行进位串行进位触发器触发器负载均匀负载均匀CP1J1KC1FF011J1KC1FF11J1KC1FF2&CQ0Q1Q2Q0Q1Q2并行进位并行进位低位触发低位触发器负载重器负载重(3) 用用T 型触发器构成的逻辑电路图型触发器构成的逻辑电路图（1）、可逆计数器）、可逆计数器welcome to use these Powe

35、rPoint templates, New Content design, 10 years experience可逆计数器有一个特殊的控制端： updown端。当updown为1时，进行加1操作：当updown为0时，进行减1操作：58 （2）、同步十二进制计数器）、同步十二进制计数器功能描述：功能描述：1）clr 计数器异步清零；计数器异步清零；2）en 控制计数器的工作；控制计数器的工作；3）clk 时钟脉冲输入端，来一个计数脉冲计数器加一；时钟脉冲输入端，来一个计数脉冲计数器加一；4）qa、qb、qc、qd 为计数器的为计数器的4位二进制计数值输出端。位二进制计数值输出端。59libr

36、ary ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity count12en isport(clk,clr,en:in std_logic; qa,qb,qc,qd:out std_logic);end entity count12en;architecture rtl of count12en issignal count_4: std_logic_vector(3 downto 0);beginend architecture rtl;qa=count_4(0);qb=count_4(1);qc=

37、count_4(2);qd=count_4(3);60process(clk,clr) is begin if (clr=1) then count_4=0000; elsif (clkevent and clk=1)then if (en =1) then if(count_4=1011)then count_4=0000; else count_4= count_4+1; end if; end if; end if; end process; 没有涉及到两个计数器。没有涉及到两个计数器。异步清零异步清零同步计数同步计数进位判定进位判定加一计数加一计数（3）、）、24进制计数器进制计数器L

38、IBRARY ieee;USE ieee.std_logic_1164.ALL;USE ieee.std_logic_unsigned.ALL;ENTITY count24 ISPORT( en,Reset,clk: in STD_LOGIC; qa: out STD_LOGIC_VECTOR(3 DOWNTO 0); -个位数计数个位数计数 qb: out STD_LOGIC_VECTOR(1 DOWNTO 0); -十位数计数十位数计数END count24;ARCHITECTURE a1 OF count24 ISBEGINprocess(clk)variable tma: STD_LO

39、GIC_VECTOR(3 DOWNTO 0);variable tmb: STD_LOGIC_VECTOR(1 DOWNTO 0);QAQB24进进制计制计数器数器ENCLKResetbeginIf Reset = 0 then tma:=0000; tmb:=00; else if clkevent and clk=1 then if en=1 then if tma=1001 then tma:=0000;tmb:=tmb+1; -如果个位数为如果个位数为9，个位数清零，十位数加一，个位数清零，十位数加一 elsif tmb=10 and tma=0011 then tma:=0000;t

40、mb:=00; -如果十位数为如果十位数为2，个位数为，个位数为3，个位数十位数均清零，个位数十位数均清零 else tma:=tma+1; -以上条件均不满足，则个位数加一以上条件均不满足，则个位数加一 end if; end if; end if;end if; qa=tma;qb=tmb; 将结果输出将结果输出end process;END a1; 与书上例子相似。与书上例子相似。4、序列信号发生器和检测器、序列信号发生器和检测器welcome to use these PowerPoint templates, New Content design, 10 years experien

41、ce(1)、序列信号发生器process(clk.clr) begin if clr=1 then count =000; else if clkevent and clk=1then if count =111 then count=000; else counttmptmptmptmptmptmptmptmp=1; end case; end process;该进程作用：状态赋值给序列值，一一对应。welcome to use these PowerPoint templates, New Content design, 10 years experienceprocess(clock,t

42、mp) begin if clockevent and clk=1then y=tmp; end if;end process;end behave; 该进程作用：中间值输出。三、存储器三、存储器welcome to use these PowerPoint templates, New Content design, 10 years experience 存储器分为只读存储器ROM、随机存储器RAM。 二者区别： ROM只能读，不能写，断电后不丢失数据； RAM既能读，也能写，断电后丢失数据：1、存储器的基本知识、存储器的基本知识存储单元存储单元 存放一位二进制数的基本单元存放一位二进制数的基本单元( (即即位位) )。存储容量存储容量 存储器含存储单元的总个存储器含存储单元的总个( (位位) )数。数。存储容量存储容量 = 字数（字数（word） 位数（位数（bit） 地址地址 存储器中每一个字的编号存储器中每一个字的编号地址译码地址译码 用译码器赋予每一个字一个地址用译码器赋予每一个字一个地址256 1，256 4 一共有一共有 256 个字，需要个字，需要 256 个地址个地址1024 4，1024 8 一共有一共有 1024 个字，需要个字，需要 10