数字电子技术基本教程阎石6时序逻辑电路2

1、6.3.1 寄存器：用于寄存一组二值代码，N位寄存器由N个触发器组成，可存放一组N位二值代码只要求其中每个触发器可置1，置07475D-DLScpQD采用电平触发的触发器。高电平期间随改变（4触发器）030cpDDD时，将存入，与此前后的状态无关。有异步置 功能6.3.2移位寄存器（代码在寄存器中左/右移动）具有存储 移位功能pdQtcp 触发器有延迟时间到达时，各触发器按前一级触发器原来的状态翻转Q1-Q4Q4数据依次右移一位，在第四个脉冲到达时，从并行输出数据；从串行输出数据。器件实例：74LS 194，左/右移，并行输入，保持，异步置零等功能S1S0:控制输入端D3D2D1D0:并行数据

2、输入端Q3Q2Q1Q0:数据输出DIR:右移串行输入DIL:左移串行输入主要用途主要用途（1）数据保存与移位）数据保存与移位（2）并串与串并转换）并串与串并转换（3）移存型计数器）移存型计数器计计算算机机A并并串串转转换换串串并并转转换换计计算算机机B并行数据并行数据串行数据串行数据并行数据并行数据传输传输由74LS194构成的能自启动的4位环形计数器 启动信号 CR DSR S1 S0 DSL 74LS194 Q0 Q1 Q2 Q3 D0 D1 D2 D3 0 1 1 1 & & 1 1 CP G2 G1 (a) 逻辑电路图 (b) 时序图CPQ0Q1Q2Q3计数器是可以统计

3、输入脉冲的个数的器件，用于计数、分频、定时、产生节拍脉冲等计数器二进制计数器十进制计数器N进制计数器加法计数器同步计数器异步计数器减法计数器可逆计数器加法计数器减法计数器可逆计数器二进制计数器十进制计数器N进制计数器分类：分类：1 2 3 4 5 6 7 8 9 10J=0J=1J=0J=K=1J=1J=04位集成二进制异步加法计数器74LS197 CP1 CP0 74LS197 Q0 Q1 Q2 Q3(b) 逻辑功能示意图(a) 引脚排列图 14 13 12 11 10 9 874LS197 1 2 3 4 5 6 7VCC CR Q3 D3 D1 Q1 CP0CT/LD Q2 D2 D0

4、Q0 CP1 GND D0 D1 D2 D3 CT/ LD CRCR=0时异步清零。CR=1、CT/LD=0时异步置数。CR=CT/LD=1时，异步加法计数。 若将输入时钟脉冲CP加在CP0端、把Q0与CP1连接起来，则构成4位二进制即16进制异步加法计数器。 若将CP加在CP1端，则构成3位二进制即8进制计数器，FF0不工作。 如果只将CP加在CP0端，CP1接0或1，则形成1位二进制计数器。 CP1 R0A R0B NC VCC S9A S9B 14 13 12 11 10 9 8 74LS90 1 2 3 4 5 6 7 CP0 NC Q0 Q3 GND Q1 Q2 74LS90 S9A

5、 S9B R0A R0B Q0 Q3 Q1 Q2 CP0 CP1 (a) 引脚排列图 (b) 逻辑功能示意图 10021TQ.QQTiii从时序图可见：Q0的频率是CP的一半，即Q0是CP的二分频。同理， Q1为4分频； Q2为8分频； Q3为16分频。因此，计数器也称为分频电路。ETEPLDRCPD 74LS161(163) Q0 Q1 Q2 Q3 (b) 逻辑功能示意图 (a) 引脚排列图 16 15 14 13 12 11 10 9 74LS161(163) 1 2 3 4 5 6 7 8 VCC CO Q0 Q1 Q2 Q3 CTT LD CR CP D0 D1 D2 D3 CTP G

6、ND CR D0 D1 D2 D3 CTT CTP CP CO LD 4位集成二进制同步加法计数器74LS161(163)CR=0时异步清零。CR=1、 LD=0时同步置数。CR=LD=1且CPT=CPP=1时，按照4位自然二进制码进行同步二进制计数。CR=LD=1且CPTCPP=0时，计数器状态保持不变。10021 TQ.QQTiii加/减计数器加/减计数结果( (利用利用加加/ /减端高低减端高低电平区别加法与减法电平区别加法与减法) )加/减计数器计数结果( (脉冲加在加法计脉冲加在加法计数脉冲端则为加法数，反数脉冲端则为加法数，反之为减法之为减法) )两种解决方案DULDSCPI4位二

7、进制同步可逆计数器位二进制同步可逆计数器 D1 Q1 Q0 S U/D Q2 Q3 GND RC CO/BO LD 74LS191 Q0 Q1 Q2 Q3 (b) 逻辑功能示意图 (a) 引脚排列图 16 15 14 13 12 11 10 9 74LS191 1 2 3 4 5 6 7 8 VCC D0 CP RC CO/BO LD D2 D3 D0 D1 D2 D3 S U/D CP U/D加减控制端；S使能端；LD异步置数端；D0D3并行数据输入端；Q0Q3计数器状态输出端；CO/BO是进位/借位信号输出端；RC是多个芯片级联时级间串行计数使能端，S0，CO/BO1时，RCCP，由RC端产生的输出进位脉冲的波形与输入计数脉冲的波形相同。4位二进制同步可逆计数器位二进制同步可逆计数器74LS193 BO CO LD 74LS193 Q0 Q1 Q2 Q3(b) 逻辑功能示意图(a) 引脚排列图 16 15 14 13 12 11 10 974LS193 1 2 3 4 5 6 7 8VCC D0 CR CO BO LD D2 D3D1 Q1 Q0 CPD CPU Q2 Q3 GND D0 D1 D2 D3 CR CPU CPDCR异步清零端，高电平有效； LD异步置数端，低电平有效；CPU加法计数脉冲输入端；CP