基于cadence的全加器设计报告

1、当代数字集成电路设计报告题 目：CMOS加法器的设计学 院：电子工程学院年 级：2013级专 业：集成电路工程姓 名：孟繁刚学 号：2131376指导教师：曲伟 2014 年 1 月 2 日CMOS加法器的设计前言 加法器是产生数的和的装置。加数和被加数为输入，和数与进位为输出的装置为半加器。若加数、被加数与低位的进位数为输入，而和数与进位为输出则为全加器。常用作计算机算术逻辑部件，执行逻辑操作、移位与指令调用。在电子学中，加法器是一种数位电路，其可进行数字的加法计算。在现代的电脑中，加法器存在于算术逻辑单元（ALU）之中。 加法器可以用来表示各种数值，如：BCD、加三码，主要的加法器是以二进

2、制作运算。由于负数可用二的补数来表示，所以加减器也就不那么必要。 以单位元的加法器来说，有两种基本的类型：半加器和全加器，半加器有两个输入和两个输出，输入可以标识为 A、B 或 X、Y，输出通常标识为合 S 和进制 C。A 和 B 经 XOR 运算后即为 S，经 AND 运算后即为 C。 全加器引入了进制值的输入，以计算较大的数。为区分全加器的两个进制线，在输入端的记作 Ci 或 Cin，在输出端的则记作 Co 或 Cout。半加器简写为 H.A.，全加器简写为 F.A.。 半加器：半加器的电路图半加器有两个二进制的输入，其将输入的值相加，并输出结果到和（Sum）和进制（Carry）。半加器虽

3、能产生进制值，但半加器本身并不能处理进制值。全加器：全加器三个二进制的输入，其中一个是进制值的输入，所以全加器可以处理进制值。全加器可以用两个半加器组合而成。一、 设计要求 本次设计要求实现一个加法器，通过从前端到后端的设计过程，了解数字集成电路设计流程，基本单元选用复杂cmos电路实现的一位全加器，采用pmos与nmos网络完全对偶的mirror型。图 1位加法器级联图如图1所示，四个1位加法器级联成一个4位加法器的级联图。这种电路的好处是将每前一级的Cin与后一级的Cout直接级联，连接比较方便，电路比较好设计。版图设计也相对较简单，画出一位全加器的版图，多位全加器的版图就迎刃而解。由于采

4、用直接级联，前一级的输出延时要累加到后一级的输入进位中，最后会导致级联越多，延时越多。为了提高性能，可以采用曼彻斯特进位链或是进位旁路。二、全加器的逻辑关系和真值表 全加器英语名称为full-adder，是用门电路实现两个二进制数相加并求出和的组合线路，称为一位全加器。一位全加器可以处理低位进位，并输出本位加法进位。多个一位全加器进行级联可以得到多位全加器。 A、B分别为加数与被加数，Ci为低位向本位的进位值，S为“和”，Co为本位向高位的进位值。全加器的逻辑关系为：S=ABCi Co=ACi+BCi+AB=(AB)Ci+AB全加器真值表如下表： A B Ci S Co A B Ci S Co

5、 0 0 0 0 0 1 0 0 1 0 0 0 1 1 0 1 0 1 0 1 0 1 0 1 0 1 1 0 0 1 0 1 1 0 1 1 1 1 1 0表1 全加器真值表三、全加器电路结构的设计本设计采用cadence软件，对全加器的电路结构进行设计、仿真，并画出版图。电路结构如下图所示。图2 全加器电路结构图 该电路传输门1与反相器构成异或门，传输门2与反相器构成同或门，其输出分别为AB、。同或门与异或门的关系为：只要将异或门的输出端反相，如A变成，那么异或门就变成了同或门，反之亦然。该电路实现全加器的原理为：因为S= ABCi=( AB)+（）Ci当=0，AB=1时，S=当=1，A

6、B=0时，S= Ci因此，求和只需用一个2选1数据选择器，用AB和作为控制信号，用Ci与作为输入信号即可。进位信号：Co=( AB) Ci+AB。当AB=0，则A=B=1 Co=1=A=B ， A=B=0 Co=0=A=B，即Co选择A或B。当AB=1，则AB，Co=Ci，即Co选择Ci。因此，同样用一个2选1电路，用AB和作为控制信号，Co在A和Ci选择。图中传输门5和6构成2选1电路，完成进位信号输出功能。输出端反相器一方面可以增加驱动能力，另一方面可以完成反相还原极性，因为数据选择器输入信号是和。4、 版图的设计与验证 版图测试分为DRC检测和LVS检测，下面我们分别对加法器电路进行DR

7、C检测和LVS检测。DRC检测： DRC验证是为了检验设计的版图是否满足设计规则检查。一般的DRC检查文件包含以下几个部分： (1)运行设置，设置GDS的位置，结果文件放的位置等； (2)层次定义，定义输入的层次； (3)层次运算，产生运算需要的一些中间层次； (4)规则检查，具体对每条规则的检查； (5)选择控制，可以只检查某几条规则或者只检查某个单元验证结果如下图。图3 DRC验证图 DRC验证是为了检验设计的版图是否满足设计规则检查。如图所示，所画版图通过了DRC验证，没有错误。 LVS验证： LVS检查是为了验证所画的版图和原理图是否匹配。LVS 在晶体管级比较版图和逻辑图的连接性，而

8、且输出所有不一致的地方。LVS 能够把每一个网络转化为一个电路模型。 LVS 工具包括下列的检查： （1）版图与版图：版图与版图（LVL）是 LVS 的一部分，它是用来比较器件级或门级两个相似版图的数据库，从而报出在互连关系和器件参数方面不一致的地方。 （2）逻辑与逻辑：逻辑与逻辑（SVS）是 LVS 的一部分，它是来比较两个逻辑图的。 （3）版图与逻辑：版图与逻辑(LVS)是用来确认版图和逻辑图是否一直工作。LVS 比较版图和逻辑图。在晶体管级的连接是否正确，并以报告的形式列出差异之处。本电路的LVS验证图如下图所示。图4 LVS验证图从图中可以看出，全加器的版图和原理图匹配，满足LVS验证。这样就证明了版图的正确性与可操作性。5、 结果分析 我们设计的是全加器，最终的电路功能就要满足表1所示的电路功能，对我们设计的电路进行结果分析