LVPECL与LVPECL信号之间的连接分为直流耦合方式和交流耦合方式两种

1、LVPEC与LVPECL言号之间的连接分为直流耦合方式和交流耦合方式两种直流耦合方式：直流耦合时，LVPEC负载一般考虑是通过50ohm接到 V2的电源上，一 般该电源是不存在的，因此通常的做法是利用电阻分压网络做等效电路。等效网络如下图所示：上图中，各器件应满足如下方程式:R150 VccVcc 2 VR2 = 25 VccVcc - 2 V - VccR1 * R2二 5 C! QR1 + R2解上而方程组，得到:在3.3V供电时，电阻按5%精度选取，R1为130ohm R2为82ohm 而在5V 供电时，R1 为 82ohm R2为 130ohm如下图所示：130 J口 r.-交流耦合方

2、式：LVPECL在交流耦合输出到50ohm的终端负载时，要考虑LVPEC的输出端加 一直流偏置电阻。LVPEC的输出工模电压需固定在 VCC-1.3V,在选择直流偏置 电阻时仅需该电阻能够提供14mA到地的通路，这样R仁(VCC-1.3V)/14mA在3.3V 供电时，R1=142ohm 5V供电时，R1=270ohm然而这种方式给出的交流负载阻 抗低于50ohm在实际应用种，3.3V供电时，R1可以从142ohm到 200ohm之间 选取，5V供电时，R1可以从270ohm到 350ohm之间选取，原则是让输出波形达 到最佳。交流耦合方式如下图所示:上图中应满足如下公式：R3 * Vcc V

3、cc 1,3 VR2 + R3R2 / R3 50 Q求解得到R2 = 82 Q and R3 = 130 Q + 3,3 V供IWR2 69 Q and R3 180 Q +5V 供叩寸由上面的公式可知，此种耦合方式的直流功耗比较大，如果对功耗有要求时， 可以用（b）所示电路。计算如下：R3 吹 VccVcc 1.3 VR2 + R3FC / R3 / 50 Q 50 QR2和R3通常选：P2 2,7 KQ and R3 ： 4,3 KQ + 3.3R2 2.7 KQ and R3 7,8 KQ + 5 V 供电）1 寸LVPECL交流耦合另外有两种改进结构，一种是在信号通路上串接一个电阻，

4、 从而可以增大负载阻抗使之接近 50ohm另一种方式是在直流偏置通道上串接电 感，以减小该偏置通道影响交流阻抗。CML即Current Mode Logic，也就是电流模式逻辑，CML电路主要靠电流驱动， 可以说CML是所有高速数据接口形式中最简单的一种，它的输入与输出是匹配 好的，从而减少了外围器件，使用时直接连接就可以，基本上不需要在IC外面做匹配，此特点使单板硬件设计更简单，单板看起来更简洁，CML的摆幅较小，功耗比较低。CML输出结构:如上图所示，CML的输出电路形式是一个差分对，该差分对的集电极电阻 为50ohm,输出信号的高低电平切换是靠共发射极差分对的开关控制的，差分对的发射极到

5、地的恒流源典型值为16mA，假定CML的输出负载为一 50ohm上拉 电阻，贝U单端CML输出信号的摆幅为Vcc VCC-0.4V。在这种情况下，差分输 出信号摆幅为800mV，共模电压为Vcc-0.2V。若CML输出采用交流耦合至50ohm 负载，这时的直流阻抗由集电极电阻决定，为 50ohm, CML输出工模电压变为 VCC-0.4V，差分信号摆幅仍为800mV。CML波形:OUT+VccVcc-0.2Vcc-0.4VOUT+&O2Vtc-0.4VVccO6VCML的输入一般都是片内匹配好的，50ohm上拉到VCC，而且大部分是交流 耦合。CML的输入结构:参数条件皿小典型差分输入

6、电压610800输出共模电爪VccO-:单端输入电压范伟1VrsVcc_0. 6差分输入电压摆幅10UCML的优点是功耗低，速度高，但是驱动能力不如 LVPECL，传输距离也没 有ECL远。LVPECL/LVDS/CML三种逻辑比较:功耗最高数据率(bps)LVDS信号原理2010-08-13 21:03:28上一篇 | 下一篇硬件家园/查看(721 ) /评论(0 ) /评分(0 / 0 )LVDS即Low Voltage Differential Signaling勺缩写，是当今流行最广泛的低压差分信号之一，它具有功耗低、抗扰性好，最新的 LVDS标准能够实现3Gbps 以上的数据速率。L

7、VDS信号的摆幅只有350mV。3.3V LVDS线驱动器的输入电平对于逻辑0为0.0VDC到0.8VDC、对于逻辑1为2.0VDC到3.0VDC。0.8VDC 和2.0VDC之间的输入电平公平定义，这意味着驱动的开关转换阈值电平也未定义。LVDS驱动器中含有一个3.5mA的电流源，接收端的输入阻抗很高，所以，整个 电路电流全部流过100Q垮接电阻，于是在垮接电阻上产生了 350mV的电压。改 变电流的方向即可在垮接电阻上产生相反方向的电压，以这种方式来产生逻辑1和0。耦合场LVDS的优点：1. 由于LVDS的电流源始终导通，此特性可以消 除开关噪声带来的尖峰和大电流晶体管不断开 合造成的EM

8、I干扰。2. 差分线的间距很短，受到的干扰一样，所以在 接收端进行差模运算后，干扰正好抵消。3. LVDS差分线中传输的电流相同，方向相反，产生的 EMI很低。LVPECL 即 Low Voltage Positive Emitter-Couple Logic，也就是低压正发射极 耦合逻辑，使用3.3V或2.5V电源，LVPECL是由PECL演变而来的，PECL即 Positive Emitter-Couple Logic，也就是正发射极耦合逻辑的意思， 使用5.0V电源， 而PECL是由ECL演变而来的，ECL即Emitter-Couple Logic，也就是发射极耦 合逻辑，ECL有两个供

9、电电压Vcc和Vee。当Vee接地时，Vcc接正电压时，这 时的逻辑称为PECL；当当Vcc接地时，Vee接负电压时，这时的逻辑成为NECL, Vee 一般接-5.2V电源；一般狭义的ECL就是指NECL。ECL分类：PECLVCC 二 5.0V, VEE = 0:0VLVPECLVcc - 3.3V, Vee = o.ov2.5VPECLVcc = 2.5V, VEE = 0.0V2.5VNECLvcc 二 Og Vee -2.5VLVNECLVCC = 0.0VT VEE =-3,3VNECLVCC = 0.0VT VEE =-5.0VECL/PECL/LVPECL 逻辑的优点:1. 输出

10、阻抗低（68ohm），输出阻抗高（可以看作无 穷大），所以驱动能力特别强，它可以驱动50130ohm特征阻抗的传输线而交流特性并没 有明显的改变。由于驱动能力强，所以支持更远 距离的传输，所以背板走线或长线缆传输基本上 都使用ECL逻辑。2. ECL器件对电压和温度的变化不如 TTL和 CMOS器件敏感，ECL时钟驱动器产生的各路 时钟的并发性更好，skew更小。3. 相对于同为差分信号的LVDS，ECL支持的速 率更高，受工艺的限制，LVDS的逻辑很少有高 于1.5GHz的应用，而ECL可以应用高于10GHz 的场合，可以说，高于5GHz的场合，基本上是 ECL和CML的天下。在所有的数字电

11、路中，ECL 的工作速度最高，其延时小于1ns，在中小规模 集成电路，高速，超高速数字系统和设备中应用4. 对传输线阻抗的适应范围更宽。LVDS属于电流 型驱动，其终端的100ohm匹配电阻兼有产生电 压的功能。因此，为了不改变信号的摆幅，终端 电阻的阻值必须取100ohm，为了保证较好的信 号完整性，LVDS的传输线阻抗也必须精确控制 在50ohm，否则容易产生反射等SI问题。ECL/PECL/LVPECL 逻辑的缺点：跟它的优点一样，ECL的缺点也很明显，那就是功耗大，噪声容限小， 抗干扰能力弱。ECL电路的逻辑摆幅只有0.8V，直流噪声容限只有200mV。可 以说，ECL的高速性能是用高功耗、低噪声容限为代价换来的。PECL的标准输出负载是50ohm至VCC-2V的电平上，在这种负载条件下,0UT+与OUT-的静态电平典型值为 VCC-1.3V, OUT+与OUT-的输出电流为 14mA。PECL的输出电路结构：T：50 U <30 UPECLPECL的输入是一个具有高输入阻抗的差分对，该差分对的共模电压需要偏 置到VCC-1.3V，这样允许的输入信号电平动态最大。有的芯片在内部已经集成 了偏置电路，使用时直接连接即可，有的芯片没有加，使用时需要在芯片外部加