电路CAD系统级设计PPT课件

1、2.1 系统建模一、系统的概念关于“系统”，很难用简明扼要的文字准确地定义。关于它的定义，国内外学术界从不同的角度提出了种种不同的看法。 系统级设计-第 2页这里给出一种普遍接受的定义：系统是由相互联系、相互制约、相互依存的若干组成部分(要素)结合在一起形成的具有特定功能和运动规律的有机整体。 第1页/共90页2.1 系统建模一般来讲，系统是由电路构成的，电路是由元件构成的，元件是最小的单位。以反馈控制系统为例，之所以称它为系统是因为只关心它的信号以及前向通道和反馈通道的数学模型G(s)和H(s)，而不关心构成这些单元的电路结构。 系统级设计-第 3页第2页/共90页2.1 系统建模如果采用一

2、个负反馈运算放大器实现该系统，其电路模型如下图所示。这是一个典型的电路，其中的运算放大器是一个元件。 系统级设计-第 4页第3页/共90页2.1 系统建模二、系统模型及其建立为了研究系统，从理论上讲可以用实际系统来做试验。但是往往出于经济、安全及可能性方面的考虑，人们不希望首先在真实系统上进行试验，而希望在模型上进行试验；另外在一个系统未建立之前，为预测其性能，用实际系统做试验也是不可能的。因此必须借助系统的模型。 系统级设计-第 5页模型是系统某种特定性能的一种抽象形式。通过模型可以描述系统的本质和内在的关系。模型一般分为物理模型和数学模型两大类。 第4页/共90页2.1 系统建模物理模型与

3、实际系统有相似的物理性质。这些模型可以是按比例缩小了的实物外形，例如飞行器外形和船体外形，或生产过程中试制的样机模型，例如导弹上的陀螺、导引头样机等。 系统级设计-第 6页第5页/共90页2.1 系统建模数学模型是用抽象的数学方程描述系统内部物理变量之间的关系而建立起来的模型。通过对系统的数学模型的研究可以揭示系统的内在运动和系统的动态性能。利用计算机进行系统分析的前提是要求建立一个合适的数学模型。 数学模型的建立是一门学问，看另一个独立的PPT。系统级设计-第 7页第6页/共90页2.1 系统建模电子系统的数学模型是以数学表达式或具有理想特性的符号图形来表征系统特性。例如，由电阻器、电容器、

4、电感器组成的串联回路，可抽象表示为如下图所示的模型，其中R表示电阻器的容量，C表示电容器的容量，L表示电感器的容量。 系统级设计-第 8页第7页/共90页2.1 系统建模若激励信号是电压源Vs(t)，欲求解电压Vc(t)，则由元件的理想特性及KVL可以建立如下微分方程： 系统级设计-第 9页这就是该系统的数学模型，即一个二阶微分方程。对于较复杂的系统，其数学模型可能是一个高阶微分方程。这里规定该微分方程的阶数就是系统的阶数，上图所示的系统是二阶系统。 第8页/共90页2.1 系统建模集成电路的分析与设计往往要求在不同的抽象级别上进行考虑。设计者可以根据所关心的结果或感兴趣的程度，在器件物理级、

5、晶体管级、结构级或系统级对一个复杂电路进行研究。也就是说，可以从器件的内部电场和电荷传输方面考虑分立器件的行为，如下图所示。系统级设计-第 10页第9页/共90页2.1 系统建模也可以根据器件的电特性研究一组器件间的相互作用，如下图所示。系统级设计-第 11页第10页/共90页2.1 系统建模还可以作为一个单元来研究几个组成块的功能，如下图所示。 系统级设计-第 12页第11页/共90页2.1 系统建模或者可以从组成系统的子系统方面研究该系统的性能，如下图所示。系统级设计-第 13页第12页/共90页2.1 系统建模三、模拟系统及数字系统模型 模拟系统是给定输入模拟信号，完成某种功能并得到所需

6、要的输出模拟信号的某种事物组合体。从数学关系上来说，模拟系统就是函数x(t)到y(t)的变换。记为：y(t)=LX(t) 系统级设计-第 14页若系统为L，输入单位冲击函数(t)，输出为h(t)=L(t)，则称h(t)为系统L的冲击响应。h(t)的拉普拉斯变换H(s)称为系统L的系统函数，h(t)的傅里叶变换H()为系统L的频率响应，h(t)、H()、H(s)与系统L具有数学上的对应关系，是系统L分别在时域、频域、复频域的数学模型。通常用h(t)、H()、H(s)分别来描述系统L。 冲击响应h(t)、频率响应H()、系统函数H(s)就是设计和分析模拟系统的数学基础。第13页/共90页2.1 系

7、统建模数字系统是给定数字信号，完成某种功能并得到所需要的输出数字信号的某种事物的组合体。数字系统表现为数字信号xn到数字信号yn的一个变换，记为：yn= Lxn 系统级设计-第 15页若系统为L，输入单位冲击函数n，输出为hn=Ln，则hn称为系统L冲击响应。hn的z变换H(z)称为数字系统L的系统函数。例如下式表示一个二阶数字滤波器。 1)(2zzzzH第14页/共90页2.1 系统建模四、电子系统的程序化模型 在电子设计中，数学模型依然是设计系统的基础，但是如果为某个特定的计算机应用程序需要将数学模型或物理模型转变成为程序化模型，这可能是描述语言书写的程序或图形化程序等，在不同的设计环境下

8、将会有不同的表现形式。系统的程序化模型的建立是实现由概念到工程实现的重要步骤。 系统级设计-第 16页第15页/共90页2.2 系统行为描述和Verilog HDL什么是行为电子实体中的行为：反映信号的变化、组合和传播。行为的特点是信号的延迟和并行性。 系统级设计-第 17页第16页/共90页2.2 系统行为描述和Verilog HDLVerilog HDL的历史Verilog HDL是在1983年由GDA (Gate Way Design Automation)公司的Phil Moorby所创。Phil Moorby后来成为Verilog-XL的主要设计者和Cadence公司的第一个合伙人。

9、系统级设计-第 18页在19841985年间，Moorby设计出了第一个Verilog-XL的仿真器。1986年，Moorby提出了用于快速门级仿真的XL算法。1990年，Cadence公司收购了GDA公司1991年，Cadence公司公开发表Verilog语言，成立了OVI(Open Verilog International)组织来负责Verilog HDL语言的发展。1995年制定了Verilog HDL的IEEE标准，即IEEE1364。第17页/共90页2.2 系统行为描述和Verilog HDL系统级设计-第 19页 Verilog HDL 公开发表 CADENCE公司购买Veri

10、log版权 1990 1989 1980s Verilog-XL 诞生 模拟和数字都适用的Verilog标准 公开发表 1998 ? VerilogHDLIEEE1364标准 公开发表 有关VerilogHDL 的全部权利都移交给 OVI（Open Verilog International) 1995 1990第18页/共90页2.2 系统行为描述和Verilog HDLVerilog HDL的用途Verilog的主要应用包括： ASIC和FPGA工程师编写可综合的RTL代码 高抽象级系统仿真进行系统结构开发 测试工程师用于编写各种层次的测试程序 用于ASIC和FPGA单元或更高层次的模块的

11、模型开发系统级设计-第 20页第19页/共90页2.2 系统行为描述和Verilog HDLVerilog HDL的描述层次系统级设计-第 21页Verilog HDL可以在三个抽象层次上进行描述 行为级用功能块之间的数据流对系统进行描述需要时在函数块之间进行调度赋值。RTL级/功能级用功能块内部或功能块之间的数据流和控制信号描述系统基于一个已定义的时钟周期来定义系统模型结构级/门级用基本单元(primitive)或低层元件(component)的连接来描述系统以得到更高的精确性，特别是时序方面。在综合时用特定工艺和低层元件将RTL描述映射到门级网表第20页/共90页2.2 系统行为描述和Ve

12、rilog HDLVerilog HDL程序例子系统级设计-第 22页第21页/共90页2.2 系统行为描述和Verilog HDLVerilog HDL模块和接口系统级设计-第 23页Verilog 模块由两部分组成：端口信息和内部功能。module block1(a, b, c, d, e); input a, b, c; output d, e; assign d = a | ( b & c) ; assign e = ( b & c ); endmodule第22页/共90页2.2 系统行为描述和Verilog HDL系统级设计-第 24页 第23页/共90页2.2 系

13、统行为描述和Verilog HDL系统级设计-第 25页尝试一下：abcde第24页/共90页2.2 系统行为描述和Verilog HDL系统级设计-第 26页尝试一下：abcde第25页/共90页2.2 系统行为描述和Verilog HDL系统级设计-第 27页Verilog HDL的特点：下面列出的是Verilog硬件描述语言的主要能力：1. 基本逻辑门，例如AND、OR和NAND等都内置在语言中。2. 用户定义原语（UDP）创建的灵活性。用户定义的原语既可以是组合逻辑原语，也可以是时序逻辑原语。3. 开关级基本结构模型，例如PMOS 和NMOS等也被内置在语言中。提供显式语言结构指定设计

14、中的端口到端口的时延及路径时延和设计的时序检查。1. 可采用三种不同方式或混合方式对设计建模。这些方式包括：行为描述方式使用过程化结构建模；数据流方式使用连续赋值语句方式建模；结构化方式使用门和模块实例语句描述建模。2. Verilog HDL中有两类数据类型：线网数据类型和寄存器数据类型。线网类型表示构件间的物理连线，而寄存器类型表示抽象的数据存储元件。第26页/共90页2.2 系统行为描述和Verilog HDL系统级设计-第 27页7. 能够描述层次设计，可使用模块实例结构描述任何层次。8. 设计的规模可以是任意的；语言不对设计的规模（大小）施加任何限制。9. Verilog HDL不再

15、是某些公司的专有语言而是IEEE标准。10.人和机器都可阅读Verilog 语言，因此它可作为EDA的工具和设计者之间的交互语言。11.Verilog HDL语言的描述能力能够通过使用编程语言接口（PLI）机制进一步扩展。PLI是允许外部函数访问Verilog 模块内信息、允许设计者与模拟器交互的例程集合。12.设计能够在多个层次上加以描述，从开关级、门级、寄存器传送级（RT L）到算法级，包括进程和队列级。13.能够使用内置开关级原语在开关级对设计完整建模。14.同一语言可用于生成模拟激励和指定测试的验证约束条件，例如输入值的指定。第27页/共90页2.2 系统行为描述和Verilog HD

16、L系统级设计-第 27页Verilog HDL 能够监控模拟验证的执行，即模拟验证执行过程中设计的值能够被监控和显示。这些值也能够用于与期望值比较，在不匹配的情况下，打印报告消息。在行为级描述中， Verilog HDL不仅能够在RTL级上进行设计描述，而且能够在体系结构级描述及其算法级行为上进行设计描述。能够使用门和模块实例化语句在结构级进行结构描述。Verilog HDL 还具有内置逻辑函数，例如&（按位与）和|（按位或）。对高级编程语言结构，例如条件语句、情况语句和循环语句，语言中都可以使用。可以显式地对并发和定时进行建模。提供强有力的文件读写能力。语言在特定情况下是非确定性的，

17、即在不同的模拟器上模型可以产生不同的结果；例如，事件队列上的事件顺序在标准中没有定义。第28页/共90页2.2 系统行为描述和Verilog HDL系统级设计-第 27页Verilog HDL程序的简单约定：第29页/共90页2.2 系统行为描述和Verilog HDL系统级设计-第 28页Verilog HDL模块的结构第30页/共90页2.2 系统行为描述和Verilog HDL系统级设计-第 29页Verilog HDL模块的结构第31页/共90页2.2 系统行为描述和Verilog HDL系统级设计-第 30页Verilog模块中的信号第32页/共90页2.2 系统行为描述和Veril

18、og HDL系统级设计-第 31页Verilog HDL模块的结构第33页/共90页2.2 系统行为描述和Verilog HDL系统级设计-第 32页并行和顺序逻辑关系的表示第34页/共90页2.2 系统行为描述和Verilog HDL系统级设计-第 33页Verilog的数据类型x和zx表示不确定值，z表示高阻值例子：8b1010 xxxx第35页/共90页2.2 系统行为描述和Verilog HDL系统级设计-第 34页Verilog的数据类型第36页/共90页2.2 系统行为描述和Verilog HDL系统级设计-第 35页Verilog的数据类型第37页/共90页2.2 系统行为描述和

19、Verilog HDL系统级设计-第 36页 第38页/共90页2.2 系统行为描述和Verilog HDL系统级设计-第 37页6）缩减运算符7）移位运算符8）条件运算符9）位拼接运算符优先级Verilog的运算符和表达式第39页/共90页2.2 系统行为描述和Verilog HDL系统级设计-第 38页Verilog的语句第40页/共90页2.2 系统行为描述和Verilog HDL系统级设计-第 39页Verilog中两种不同的赋值语句clkDFFcD QD QabDFF第41页/共90页2.2 系统行为描述和Verilog HDL系统级设计-第 40页Verilog中两种不同的赋值语句

20、clkDFFcD Qab第42页/共90页2.2 系统行为描述和Verilog HDL系统级设计-第 41页。两种不同赋值语句的区别要点第43页/共90页2.2 系统行为描述和Verilog HDL系统级设计-第 42页格式：if (条件表达式)语句1；else语句2；8位移位寄存器：module shifter (din, clk, clr, dout); input din, clk, clr;output 7:0 dout;reg 7:0 dout;always(posedge clk)begin if(clr) dout = 8b0;条件语句第44页/共90页2.2 系统行为描述和Ve

21、rilog HDL系统级设计-第 43页格式：case (条件表达式) case 分支项endcase;2选1多路选择器module mux2 (out, a, b, sel); input a,b,sel;output out;reg out;always(a or b or sel)begin case(sel)条件语句第45页/共90页2.2 系统行为描述和Verilog HDL系统级设计-第 44页格式：for (表达式1；表达式2；表达式3) 语句；计算一组并行输入信号中1的个数module proc (d, q); input 2:0 d;output 1:0 q;integer

22、num_bits;always (d)begin integer i; num_bits = 0;循环语句第46页/共90页2.2 系统行为描述和Verilog HDL系统级设计-第 45页格式：forever 语句；生成一个周期性的输入波形forever #10 clk = clk;循环语句第47页/共90页2.2 系统行为描述和Verilog HDL系统级设计-第 46页格式：while (表达式) 语句；repeat语句格式：repeat(表达式) 语句；循环语句第48页/共90页2.2 系统行为描述和Verilog HDL系统级设计-第 47页格式：task 任务名； 端口和数据类型说

23、明语句 语句；endtask调用格式为：任务名(端口1，端口2，) 结构说明语句第49页/共90页2.2 系统行为描述和Verilog HDL系统级设计-第 48页格式：function 返回值的类型 函数名； 端口说明语句； 变量类型说明数据； 语句；endfunction调用格式为：函数名(端口1，端口2，) 结构说明语句function 7:0 adder;input 7:0 a,b;reg c;integer i;begin c=0; for (i=0;i=7;i=i+1) begin adderi = aibic; c = ai&bi | ai&c | bi&

24、c; endendendfunctionsum=adder (w, y)第50页/共90页2.2 系统行为描述和Verilog HDL系统级设计-第 49页格式：begin: 块名 块内声明语句; 语句;end块语句begin areg = breg; #10 creg = areg;end第51页/共90页2.2 系统行为描述和Verilog HDL系统级设计-第 50页格式：fork: 块名 块内声明语句; 语句;join块语句fork #10 a=1; #20 a=1; #30 a=1; #40 a=0;join第52页/共90页2.2 系统行为描述和Verilog HDL系统级设计-第

25、 51页第53页/共90页2.2 系统行为描述和Verilog HDL系统级设计-第 52页第54页/共90页2.2 系统行为描述和Verilog HDL系统级设计-第 53页第55页/共90页2.2 系统行为描述和Verilog HDL系统级设计-第 54页第56页/共90页2.2 系统行为描述和Verilog HDL系统级设计-第 55页第57页/共90页2.2 系统行为描述和Verilog HDL系统级设计-第 56页第58页/共90页2.2 系统行为描述和Verilog HDL系统级设计-第 57页第59页/共90页2.2 系统行为描述和Verilog HDL系统级设计-第 58页用门

26、级结构描述D触发器第60页/共90页2.2 系统行为描述和Verilog HDL系统级设计-第 59页module flop(data,clock,clear,q,qb);inputdata,clock,clear;outputq,qb;nand#10nd1(a,data,clock,clear), nd2(b,ndata,clock), nd4(d,c,b,clear), nd5(e,c,nclock), nd6(f,d,nclock), nd8(qb,q,f,clear);nand#9nd3(c,a,d), nd7(q,e,qb);not#10iv1(ndata,data), iv2(nc

27、lock,clock);endmodule第61页/共90页2.2 系统行为描述和Verilog HDL系统级设计-第 60页module fdivision(RESET,F10M,F500K); input F10M,RESET; output F500K; reg F500K; reg 7:0j; always (posedge F10M) if(!RESET) /低电平复位。 begin F500K = 0; j = 0; end else begin if(j=19) begin j = 0; F500K = F500K; end else j = j+1; end endmodule

28、 第62页/共90页2.2 系统行为描述和Verilog HDL系统级设计-第 60页module tryfunct(clk,n,result,reset); output31:0 result; input3:0 n; input reset,clk; reg31:0 result; always (posedge clk) begin if(!reset) /reset为低时复位。 result=0; else begin result = n * factorial(n)/(n*2)+1); end end 第63页/共90页2.2 系统行为描述和Verilog HDL系统级设计-第 6

29、0页function 31:0 factorial; /函数定义。 input 3:0 operand; reg 3:0 index; begin factorial = operand ? 1 : 0; for(index = 2; index y) begin tmp=x; x=y; y=tmp; end endtask endmodule 第65页/共90页2.2 系统行为描述和Verilog HDL系统级设计-第 60页seqdet.v module seqdet(x,z,clk,rst,state); input x,clk,rst; output z; output2:0 stat

30、e; reg2:0 state; wire z; parameter IDLE=d0, A=d1, B=d2, C=d3, D=d4, E=d5, F=d6, G=d7; assign z = ( state=E & x=0 )? 1 : 0; always (posedge clk) if(!rst) begin state = IDLE; end else casex(state) IDLE : if(x=1) begin state = A; end A: if(x=0) begin state = B; end B: if(x=0) begin state = C; end e

31、lse begin state = F; end C: if(x=1) begin state = D; end else begin state = G; end 第66页/共90页2.2 系统行为描述和Verilog HDL系统级设计-第 60页D: if(x=0) begin state = E; end else begin state = A; end E: if(x=0) begin state = C; end else begin state = A; end F: if(x=1) begin state = A; end else begin state = B; end G

32、: if(x=1) begin state = F; end default:state=IDLE; endcase endmodule 第67页/共90页2.2 系统行为描述和Verilog HDL系统级设计-第 60页设计一个饮料发售机，机器分发价格为15美分一听得芒果汁，只接受5美分硬币和10美分硬币。要求自动给出找零和抛出饮料。编写8位并行数据到串行数据的自动转换器。输入为8位向量，在时钟上升沿从最左边位开始一次一位发送串行数据。运用always块设计一个八路数据选择器。要求：每路输入数据与输出数据均为4位2进制数，当选择开关(至少3位)或输入数据发生变化时，输出数据也相应地变化。 第

33、68页/共90页2.3 系统仿真仿真的基本概念仿真是在数字计算机上进行试验的数字化技术，它包括数字与逻辑模型的某些模式。这些模型描述某一事件或经济系统(或者它们的某些部分)在若干周期内的特征。 系统级设计-第 61页系统仿真实质上应该包括三个基本要素：系统、系统模型、计算机。而联系这三项要素的基本活动则是：模型建立、仿真模型建立和仿真试验。 第69页/共90页2.3 系统仿真系统仿真(System Simulation)是根据被研究的真实系统的数学模型，利用计算机建立仿真模型，然后，依仿真模型在计算机上计算、分析、研究，获得真实系统的定量关系。通过仿真实验，加深了对真实系统的认识和理解，为系统

34、设计、调试或管理提供所需的信息、数据或资料。 系统级设计-第 62页集成电路设计仿真技术是将CAD、最优化、数值计算、模拟和数字混合仿真等技术高度集成化的技术。系统仿真电路仿真版图仿真 第70页/共90页2.3 系统仿真仿真的分类根据被研究系统的特征可以将仿真分为两大类：连续系统仿真及离散系统仿真。 系统级设计-第 63页按仿真实验中所取的时间标尺，(模型时间)与自然时间(原型)时间标尺T之间的比例关系可将仿真分为实时仿真和非实时仿真两大类。 按照参与仿真模型的种类不同，可以将系统仿真分为物理仿真、数学仿真及物理-数学仿真(又称半物理仿真或半实物仿真)。 第71页/共90页2.3 系统仿真集成

35、电路设计仿真的基本原理 集成电路设计仿真实际上是一种数学仿真，它是基于计算机程序化数学模型的一种仿真。 系统级设计-第 64页这种仿真大大减少了制作电路的成本和时间。随着集成电路设计软件模型库仿真水平的提高，系统仿真的可信度将大大增加，在一定程度上可以完全反映实际系统的工作状态。 仿真也称为模拟，就是将外部激励信号或数据施加于待测模块，通过观察该模块在外部激励信号作用下的响应判断该模块是否达到设计所预期的功能。 第72页/共90页2.3 系统仿真仿真器的原理框图如下图所示，其中包括激励模块、输出模块和待仿真模块。激励模块负责向待测模块提供激励信号，经过待仿真模块后输出到输出模块显示出来。 系统

36、级设计-第 65页第73页/共90页2.3 系统仿真假若所设计系统本身有信号源，也有输出显示，则可以直接进行仿真测试；假若所设计系统本身不含信号源、也不含输出显示部件，要对该系统进行仿真测试，必须另外加激励器和显示模块。这种激励器和显示模块程序在集成电路设计中称为测试程序。在IC设计中，测试程序的编写十分重要，为了检验所设计电路在各种可能情况下的工作状态，需要考虑各种可能的因素，这就需要编写各种测试程序以检验实际电路可能的工作状态。 系统级设计-第 66页第74页/共90页2.3 系统仿真module testfixture; / Data type declaration reg a, b,

37、 sel; wire out; / MUX instance MUX2_1 mux (out, a, b, sel); / Apply stimulus initial begin a = 0; b = 1; sel = 0; #5 b = 0; #5 b = 1; sel = 1; #5 a = 1; #5 $finish; end / Display resultsendmodule系统级设计-第 67页第75页/共90页2.4 系统综合集成电路的层次化设计及其含义 回顾自上而下的IC设计流程 系统级设计-第 68页第76页/共90页2.4 系统综合IC的设计过程是从系统设计开始的。系统设

38、计指的是框图设计或流程设计，如同软件设计中的流程图设计。为了验证系统设计的正确性，系统工程师用行为语言(或其他高级语言，如C+)描述每个方框的外特性，并将全部方框连接在一起以进行行为仿真。RTL设计如同软件设计中的编程，程序员按照系统设计的规定为每个方框编写程序，使之符合系统设计规定的外特性。同时程序员必须研究算法，以提高编程质量。RTL设计的结果需要经过功能仿真和FPGA验证，以保证源代码的逻辑功能正确。在功能仿真中，所有的物理延时都为0，因此也称为0延时仿真。经过方案论证、逻辑设计和相关的验证，综合环节是从逻辑设计走向电路实现的第一步。 系统级设计-第 69页第77页/共90页2.4 系统

39、综合系统综合是把硬件描述语言(HDL)源代码转换成网表的过程。网表是使用HDL对门级电路的描述，是单纯的结构性描述，是HDL的最底层文件。网表对应着门级电路原理图，是原理图的语言描述。网表中的所有器件都包含必需的工艺参数，例如固有门延时、输入阻抗、驱动能力、温度特性、电压特性、上升时间、下降时间、面积等。正是由于这些工艺参数的存在，门级仿真十分接近于真实芯片的物理测试。系统级设计-第 70页第78页/共90页2.4 系统综合1、综合与可综合性 系统级设计-第 71页系统综合 综合就是从高层语言描述转换为网表的过程，其间一个重要的概念是将生产线提供的综合库/工艺库映射到语言描述中。综合库是生产线

40、所提供的全部标准器件模型。映射是用综合库提供的器件实现源代码描述的逻辑功能。 综合不仅仅是单纯的映射，另一个重要的方面是设计的整体优化。一方面设计工程师为综合规定必要的约束条件，例如对面积、速度、功耗的要求等，从而为优化提供依据；另一方面选择合适的综合器是优化程度的决定性因素。 第79页/共90页2.4 系统综合系统级设计-第 72页可综合性指的是一个电路描述的综合收敛性，换句话说，一个电路描述在多大程度上可以由集成电路设计软件自动生成合适的电路实现。 综合器首先需要为算法提供一个结构，这同样存在太多的随意性，需要人类智慧的判断和决策，因此纯行为描述的可综合性也很差。 在RTL设计中，就要充分

41、考虑描述的可综合性问题，因为综合环节通常在这里进行。 从可读性和可综合性两个角度来看，RTL描述作为电路设计的最终描述是合适的。在工业环境中，当讨论综合时，通常指的是RTL描述的综合。 第80页/共90页2.4 系统综合2、HDL综合 系统级设计-第 73页HDL综合环节由以下3个基本步骤组成： 第81页/共90页2.4 系统综合系统级设计-第 74页把RTL描述编译成逻辑表达式。编译生成的逻辑表达式是多级的，也就是说编译的过程是“直译”。逻辑优化。优化环节分两步完成：第一步是在多级的基础上完成逻辑式的化简工作以减少门的数量。第二步是把多级逻辑式转化为两级逻辑式，也就是乘积和标准式 参数映射。参数映射使用综合库(或称工艺库)中的