同步七进制加法计数器——数字电子技术,

1、 成 绩 评 定 表学生姓名班级学号专 业电子信息科学与技术课程设计 题目七进制同步加法计数器 序列脉冲发生器（1010101010）评语组长签字：成绩日期 2012 年 月 日课程设计任务书学院信息科学与工程学院专业电子信息科学与技术学生姓名学号设计题目 同步七进制加法计数器 脉冲序列发生器（1010101010）内容及要求：1利用触发器和逻辑门电路，设计七进制同步加法计数器,和脉冲序列发生器（1010101010）。 2根据设计电路图进行连线进行验证。 3在multisim环境下分析仿真结果，给出仿真波形图。进度安排：第15周：1指导教师布置课程设计题目及任务 2课程设计指导教师就相关问题

2、单独进行指导 3查找相关资料并且进行电路的初步设计 第17周： 1根据具体设计题目进行最后总体设计 2课程设计指导教师就相关问题单独进行指导 3利用实验平台进行课程设计的具体实验 4. 指导教师针对课程设计进行答辩指导教师（签字）： 年 月 日分院院长（签字）：年 月 日目 录1.课程设计的目的·························&#

3、183;·····························22.计数器设计的总体框图··················&

4、#183;····························23.计数器设计过程···················

5、83;··································24.序列脉冲设计的总体框图·············&

6、#183;·······························55.脉冲序列设计过程················&#

7、183;···································56.设计的仿真电路图············

8、83;······································10 7.设计的芯片原理图·········&#

9、183;·········································118.实验仪器129.总结与体会12 10.参考文献····

10、;··················································

11、;······13141课程设计的目的 1.加深对教材的理解和思考，并通过实验设计、验证正是理论的正确性。 2.学习自行设计一定难度并有用途的计数器、加法器、寄存器等。 3.检测自己的数字电子技术掌握能力。2计数器设计的总体框图下图为同步七进制加法计数器示意框图七进制同步加法计数器 图 13计数器设计过程 七进制同步加法计数器，无效态为：111 根据题意可画出该计数器状态图： 000 001 010 011 110 101 100 图 2 选择触发器，求时钟方程，画出卡诺图。 a.触发器：JK边沿触发器三个 b.时钟方程：由于是同步计

12、数器，故CP0=CP1=CP2= CP c.卡诺图如下： 七进制同步加法计数器次态卡诺图： QQ001010100011101110XXX000 Q 00 01 11 10 0 1 图 3 次态的卡诺图 QQ 0 01011X0 Q 00 01 11 10 0 1图 4 次态的卡诺图 QQ 010101X0Q 00 01 11 10 0 1 图 5 次态 的卡诺图 QQ 1 00110X0 Q 00 01 11 10 0 1 图 6 根据卡诺图写出状态方程：状态方程： Q= QQ+QQQQ = QQ+ QQQ Q = QQ+ QQ 求驱动方程：JK触发器特性方程为：由此可以得出驱动方程： J2

13、=QQ K2=Q J1=Q K1= QQ J0=QQ K0=1检查电路能否自启动： 将无效态（111）代入状态方程、输出方程进行计算， 111 000 ,结果为有效态，故能自启动,其状态图为： 000 001 010 011 111 110 101 100 图7 下图为七进制加法计数器（无效态：111）的时序图 CP Q2 Q1Q0 图84.序列脉冲的总体设计框图十进制同步加法计数器 8421BCD码 CP C 输入加法计数脉冲 输出进位信号 图95. 序列脉冲的设计过程 根据题意可以列出如图10的状态图： /1 /0 /1 /0 00000001 0010 0011 0100 /0 /1 1

14、001 1000 0111 0110 0101 /1 /0 /1 /0 图 10 选择触发器，求时钟方程，输出方程和状态方程。 a.触发器：JK边沿触发器四个b.时钟方程：由于是同步计数器，故CP0=CP1=CP2= CP3=CP c.输出方程的卡诺图如下： 10 011001XXXX10XX QQ QQ 00 01 11 10 000111 10 图11 由卡诺图可得到： C= Q十进制同步加法计数器次态卡诺图00010010010000110101011010000111XXXXXXXXXXXXXXXX10000000XXXXXXXX QQ QQ 00 01 11 10 00 01 11

15、10 图 12 次态的卡诺图 0 0 0 0 0 0 1 0 X X X X1 0 X X QQ QQ 00 01 11 10 00 01 11 10 图 13 次态的卡诺图 0 01 0 1 1 0 1 X X X X 0 0 X X QQ QQ 00 01 11 10 00 01 11 10 图 14 次态的卡诺图 0 1 0 1 0 1 0 1 X X X X 0 0 X X QQ QQ 00 01 11 10 00 01 11 10 图 15次态 的卡诺图 1 0 0 1 1 0 0 1 X X X X 1 0 X X QQ QQ 00 01 11 10 00 01 11 10 图 1

16、6根据卡诺图写出状态方程： Q = Q Q =QQQ+QQ Q=QQQ+QQ+QQ Q=QQQQ+ QQ求驱动方程： 由特征方程 Qn+1 =J Qn+KQn 可得 J0=K0=1 J1=QQ K1=Q J2=K2=QQ J3=QQQ K3= Q 检查电路能否自启动： 将无效状态10101111状态方程和输出方程进行计算，结果如下： /1 /0 /1 /0 1010 1011 0100 1100 1011 0100 /1 /0 1110 1111 0000 可见，在CP操作下都能回到有效状态，电路能够自启动。6.设计的逻辑电路图1同步七进制加法计数器 2. 脉冲序列发生器（1010101010

17、）7.设计的芯片原理图 图17 图中为JK边沿触发器（下降沿）的引脚标号图，脉冲信号从图中1CLK和2CLK输入，PR、CLR分别为异步清零端和异步置数端。即当PR端输入高电平而CLR端输入低电平时，Q的次态被异步置为0；当PR端输入低电平而CLR端输入高电平时，Q的次态被异步置为1。 其输出特性为 ，则J=1，K=0时，输出Q的次态被同步置1；J=0，K=1时，输出Q的次态被同步置为0；J=0。,K=0时，Q的次态和现态一致，保持状态；时，Q的次态和现态状态相反，翻转。 图18.1 图18.2 上图中1,2为集成芯片中的两个与非门 图 19 图19为两输入与门8.实验仪器 集成芯片：74LS112芯片2个（每个芯片包含2个JK触发器），74LS00芯片1个（每个包含4个与非门电路），74LS08芯片一个（每个包含4个与门电路）。 数字原理教学系统试验台一台（含导线若干）。9.总结与体会经过本次课程设计，不仅使我学到了很多的知识而且大大的提