可编程逻辑器件的应用实验讲义

1、实验一 Quartus II 9.0软件使用入门（基础性实验）一 实验目的1、了解利用Quartus II 9.0 软件开发数字电路的基本流程以及掌握Quartus II软件的详细操作。2、了解使用VHDL语言和原理图设计进行HDL描述的实现方法。3、掌握Quartus II 9.0 软件开发数字电路的基本设计思路，软件环境参数配置，时序仿真，管脚分配，并且利用JTAG接口进行下载的常规设计流程。4、掌握使用SIGNALTAP II进行硬件采样的具体过程。二 实验前的准备1、将红色的MODUL_SEL拨码开关组合的1、2、8拨上，3、4、5、6、7拨下，使数码管显示当前模式为：C1。2、检查J

2、TAG TO USB转换接口和USB连接线的连接，并且将JTAG线连接到核心板上的JTAG接口（核心板的第二个十针的插口）处。三 实验要求学习使用Quartus II 9.0软件，掌握VHDL文本描述和原理图描述的RTL级描述方法，掌握硬件设计方案下载到FPGA芯片的方法，掌握嵌入式逻辑分析仪分析硬件信号的方法。四 实验内容1、建立MUX41A的工程，利用VHDL语言设计4选1多路选择器的程序文件，并对其进行编辑，保存，综合。给出各语句的作用的说明。2、给出VHDL设计方案的时序仿真波形，根据波形详细描述设计的功能特点。3、锁定引脚（附录1），进行硬件下载测试。4、使用SIGNALTAP II

3、 对此4选1多路选择器进行实时测试。5、将实验过程和实验结果的测试详细过程写进实验报告。实验二 多功能计数器的设计（设计性实验）一 实验目的1、熟悉利用Quartus II 9.0 软件开发数字电路的基本流程以及熟悉Quartus II软件的操作。2、了解使用VHDL语言和原理图设计进行HDL描述的实现方法。3、掌握多功能计数器设计的基本设计思路，软件环境参数配置，时序仿真，管脚分配，并且利用JTAG接口进行下载的常规设计流程。4、掌握使用SIGNALTAP II进行硬件采样的具体过程。二 实验前的准备1、将红色的MODUL_SEL拨码开关组合的1、2、8拨上，3、4、5、6、7拨下，使数码管

4、显示当前模式为：C1.2、检查JTAG TO USB转换接口和USB连接线的连接，并且将JTAG线连接到核心板上的JTAG接口（核心板的第二个十针的插口）处。三 实验要求设计一个含异步清零，同步使能，进位输出的4位12进制计数器的VHDL实现方案。四 实验内容1、建立CNT12B的工程，利用VHDL语言设计多功能计数器的程序文件，并对其进行编辑，保存，综合。给出各语句的作用的说明。2、给出VHDL设计方案的时序仿真波形，根据波形详细描述设计的功能特点。3、锁定好引脚（附录1），并进行硬件下载测试。要求分别采用手动键输入和1Hz分频时钟（附录2）输入作为计数器时钟。可观察到，在手动输入时，每按动

5、时钟键1次，输出LED会变化组合。在1Hz分频的驱动下，LED会连续变化。此外，在实验箱上测试所有控制信号和输出信号，包括异步清零RST、同步使能ENA的同步和异步特性。4、将实验过程和实验结果的测试详细过程写进实验报告。5、使用SIGNALTAP II 对此计数器进行实时测试，要求，计数器时钟输入采用50MHz，使用ENA的上升沿作为触发，采样深度128，采样时钟采用50MHz时钟输入。将实时采集的数据图形写进实验报告，并对其作出分析。实验三 数控分频器的设计（设计性实验）一 实验目的1、熟悉利用Quartus II 9.0 软件开发数字电路的基本流程以及熟悉Quartus II软件的操作。

6、2、了解使用VHDL语言和原理图设计进行HDL描述的实现方法。3、掌握数控分频器的基本设计思路，软件环境参数配置，时序仿真，管脚分配，并且利用JTAG接口进行下载的常规设计流程。4、掌握使用SIGNALTAP II进行硬件采样的具体过程。二 实验前的准备1、将红色的MODUL_SEL拨码开关组合的1、2、8拨上，3、4、5、6、7拨下，使数码管显示当前模式为：C1.2、检查JTAG TO USB转换接口和USB连接线的连接，并且将JTAG线连接到核心板上的JTAG接口（核心板的第二个十针的插口）处。三 实验要求分别设计带计数使能的12分频器和7分频器的VHDL实现方案四 实验内容（一）12分频

7、器的设计1、根据偶数分频器的原理确定12分频器的设计方案和主要实现流程。2、建立DIV12的工程，利用VHDL语言设计12分频器的主体程序文件，并对其进行编辑，保存，综合。给出各语句的作用的说明。（VHDL描述方法）3、利用原理图输入的方法实现12分频器的总体功能。（原理图描述方法）4、对12分频器的设计方案进行时序仿真，并根据波形详细描述设计的功能特点。（二）7分频器的设计1、根据奇数分频器的原理确定7分频器的设计方案和主要实现流程。2、建立DIV7的工程，利用VHDL语言设计7分频器的主体程序文件，并对其进行编辑，保存，综合。给出各语句的作用的说明。3、对7分频器的设计方案进行时序仿真，并

8、根据波形详细描述设计的功能特点。（三）硬件功能测试1、使用SIGNALTAP II 分别对12分频器和7分频器进行实时测试，要求，分频器时钟输入采用25MHz（可在CLK输入后接入一个二分频器实现25MHz），使用ENA的上升沿作为触发，采样深度128，采样时钟采用50MHz时钟输入。将实时采集的数据图形写进实验报告，并对其作出分析。2、将实验过程和实验结果的测试详细过程写进实验报告。实验四 多阶时钟信号发生器的设计（设计性实验）一 实验目的1、熟悉利用Quartus II 9.0 软件开发数字电路的基本流程以及熟悉Quartus II软件的操作。2、了解使用VHDL语言和原理图设计进行HDL

9、描述的实现方法。3、掌握多阶时钟信号发生器的基本设计思路，软件环境参数配置，时序仿真，管脚分配，并且利用JTAG接口进行下载的常规设计流程。4、掌握使用SIGNALTAP II进行硬件采样的具体过程。二 实验前的准备1、将红色的MODUL_SEL拨码开关组合的1、2、8拨上，3、4、5、6、7拨下，使数码管显示当前模式为：C1。2、检查JTAG TO USB转换接口和USB连接线的连接，并且将JTAG线连接到核心板上的JTAG接口（核心板的第二个十针的插口）处。三 实验要求以十进制计数器为基本功能单元，设计一个多阶时钟输出信号发生器。时钟信号输入锁定片上自带的时钟引脚L1，即实现50MHz的时

10、钟信号输入。时钟信号输出实现5M Hz、500K Hz、50K Hz、5K Hz、500 Hz、50 Hz、5 Hz、0.5 Hz多阶输出。四 实验内容建立本实验工程CLKGENE，工程文件夹名CLKGENE（一）十进制计数器的设计1、采用VHDL文本输入设计一个十进制计数器的设计方案，以CNT10.vhd的文件保存于本实验的工程目录下。2、将十进制计数器的VHDL文件编译成符号文件CNT10.bsf，存放于工程目录下。（二）多阶时钟输出信号发生器的设计1、采用原理图输入的方法，以十进制计数器为基本功能单元，实现多阶时钟信号分频输出。2、时钟信号输入锁定FPGA片上自带的时钟引脚L1，即实现5

11、0MHz的时钟信号输入。时钟信号输出实现5M Hz、500K Hz、50K Hz、5K Hz、500 Hz、50 Hz、5 Hz、0.5 Hz多阶输出。3、对多阶时钟输出信号发生器的设计方案进行时序仿真，并根据波形详细描述设计的功能特点。（因频率跨度较大，可只对5M Hz、500K Hz的信号进行时序仿真）（三）硬件功能测试1、锁定引脚，并进行硬件下载测试。要求，时钟信号输入锁定FPGA片上自带的时钟引脚L1，即实现50MHz的时钟信号输入。时钟信号输出实现50 Hz、5 Hz、0.5 Hz三信号输出与实验箱系统的LED2、LED1、LED0相连。并通过手表测算估计0.5 Hz的信号输出的时间

12、是否准确。2、使用SIGNALTAP II 对本实验的多阶输出信号发生器进行实时测试。要求使用5Hz输出作为采样时钟，采样信号不设触发，采样深度128，采集0.5 Hz信号输出端口的实时信号。采集信号过程需要2-3分钟，请耐心等待。将实时采集的数据图形写进实验报告。3、根据时序仿真波形、LED闪烁时间测试、以及SIGNALTAP II的实时采集波形，对该设计方案的实现情况进行详细分析。实验五 十六进制7段数码管驱动电路的设计（设计性实验）一 实验目的1、熟悉利用Quartus II 9.0 软件开发数字电路的基本流程以及熟悉Quartus II软件的操作。2、了解使用VHDL语言和原理图设计进

13、行HDL描述的实现方法。3、掌握十六进制7段数码管驱动电路的基本设计思路，软件环境参数配置，时序仿真，管脚分配，并且利用JTAG接口进行下载的常规设计流程。4、掌握使用SIGNALTAP II进行硬件采样的具体过程。二 实验前的准备1、将红色的MODUL_SEL拨码开关组合的1、2、8拨上，3、4、5、6、7拨下，使数码管显示当前模式为：C1.2、检查JTAG TO USB转换接口和USB连接线的连接，并且将JTAG线连接到核心板上的JTAG接口（核心板的第二个十针的插口）处。三 实验要求掌握十六进制7段数码管显示译码的原理，实现对应的显示译码器VHDL设计方案。四 实验内容（一）十六进制7段

14、数码显示译码器的设计1、建立工程DECL7S，参考课本P140，结合实验设计4-4的实验原理，以文本输入的方式，给出十六进制7段数码显示译码器的VHDL设计方案。2、将设计好的VHDL译码方案在Quartus II上进行编译、综合，并进行功能仿真，将仿真数据写入实验报告，并给出详细解释。（二）十六进制7段数码显示译码器的硬件测试1、引脚锁定（附录1）及硬件测试。将显示译码器的VHDL设计下载到FPGA上。2、输入码用实验箱上的拨码组合控制，输出码用实验箱上的7个LED显示。3、根据LED的显示情况对显示译码器硬件功能进行总结。（三）计数器和显示译码器的连接设计1、建立工程DIGIDISP，根据

15、课本P140，图4-75的顶层文件原理图，将一个4位计数器和显示译码电路连接起来，使用原理图输入方法实现VHDL的设计。2、对计数器和显示译码器相连接的设计方案进行综合、时序仿真，将仿真波形记录于实验报告中，并给出对应解释。3、将计数器和显示译码器相连接的设计方案下载到FPGA中，要求，引脚锁定分别为CLOCK0与按键F1锁定，RST0、ENA0与拨码SW1A、SW2A锁定，显示译码输出信号端口与LED6.0锁定，进位输出锁定LED74、采用SIGNALTAP II采集数据，要求，CLOCK0与1 HZ的时钟输入锁定，RST0、ENA0与拨码SW1A、SW2A锁定，显示译码输出信号端口与LED

16、6.0锁定，进位输出锁定LED7。采用2 Hz的采样信号，采样深度128，以ENA0的上升沿作为触发，对显示译码输出信号LED6.0和cout0的硬件信号进行采集，并将采集到的信号写入实验报告，并加以说明。实验六 利用宏单元设计完成正弦信号发生器的设计（设计性实验）一 实验目的1、熟悉利用Quartus II 9.0 软件开发数字电路的基本流程以及熟悉Quartus II软件的操作。2、了解使用VHDL语言和原理图设计进行HDL描述的实现方法。3、了解宏单元设计的原理和实现方案。4、掌握ROM类别宏单元的基本设计思路，了解宏单元设计的软件环境参数配置，完成正弦信号发生器设计的时序仿真，管脚分配

17、，并且利用JTAG接口进行下载的常规设计流程。5、掌握使用SIGNALTAP II进行硬件采样的具体过程。二 实验前的准备1、将红色的MODUL_SEL拨码开关组合的1、2、8拨上，3、4、5、6、7拨下，使数码管显示当前模式为：C1.2、检查JTAG TO USB转换接口和USB连接线的连接，并且将JTAG线连接到核心板上的JTAG接口（核心板的第二个十针的插口）处。三 实验要求掌握宏单元设计的原理，实现ROM类别宏单元的电路设计方案。四 实验内容（一）根据正弦信号发生器顶层设计建立电路设计方案1、建立工程SIN_GNT，并按照正弦信号发生器顶层设计原理图，建立顶层文件SIN_GNT。2、采

18、用MIF文件格式，建立存储器初始化文件DATA7X8.mif（附录3），然后按照宏单元设置程序完成ROM单元的调用，并生成符号文件ROM78.sym放于工程目录下。3、调用7位计数器宏单元，调用ROM78存储器宏单元，参照顶层设计原理图，完成电路设计，在实验报告中给出顶层文件的文本描述和RTL原理图。（二）对正弦信号发生器进行仿真和硬件信号验证1、对正弦信号发生器的VHDL设计方案进行时序仿真，在实验报告中给出时序仿真波形。2、将正弦信号发生器的VHDL设计方案下载到FPGA中，利用SIGNALTAP II 采集硬件数据，将SIGNALTAP II波形显示数据图与课本P209图6-41进行对比

19、，并在实验报告中说明两者的异同。（二）正弦信号发生器信号验证1. 硬件信号的验证，可参看SOPC的并行高速DAC和并行高速ADC实验中的连接，引脚连接见附录1。可将数字信号转换为模拟信号输出。2. 经DA转换的信号可通过连线输出到示波器上观察信号。实验七 采用状态机设计LCD1602驱动方案（设计性实验）一 实验目的1、熟悉利用Quartus II 9.0 软件开发数字电路的基本流程以及熟悉Quartus II软件的操作。2、了解使用VHDL语言和原理图设计进行HDL描述的实现方法。3、了解有限状态机的原理和实现方案。4、掌握LCD1602驱动电路设计的基本设计思路，软件环境参数配置，时序仿真

20、，管脚分配，并且利用JTAG接口进行下载的常规设计流程。二 实验前的准备1、将红色的MODUL_SEL拨码开关组合的1、2、7拨上，3、4、5、6、8拨下，使数码管显示当前模式为：C2。2、检查JTAG TO USB转换接口和USB连接线的连接，并且将JTAG线连接到核心板上的JTAG接口（核心板的第二个十针的插口）处。三 实验要求掌握有限状态机的原理，实现LCD1602驱动设计方案。四 实验内容（一）了解LCD1602的写入规则1. 1602是指显示的内容为16*2,即可以显示两行，每行16个字符。目前市面上字符液晶绝大多数是基于HD44780液晶芯片的，控制原理是完全相同的，因此基于HD4

21、4780写的控制程序可以很方便地应用于市面上大部分的字符型液晶。1602液晶2. 了解1602的管脚定义，见附录3，确定状态机的控制状态。（二）利用文本描述完成LCD1602控制电路的VHDL设计1、建立工程LCD1602，编写VHDL描述文件。要求，使用状态机描述，首先对1602进行初始化，然后设置显示格式，第三设置光标格式，第四设置光标移动格式，第五写入显示内容，第六写入下一显示内容的地址，之后循环第五和第六部。初始化清屏设置显示格式设置光标格式设置光标移动格式写入待显示内容（第1格）写入下一显示内容的地址（第2格）2、对LCD1602工程进行编译综合，然后下载到实验箱中，检验实验箱的16

22、02是否能输出指定的字符。实验八 基于硬件数字技术消除电路干扰信号的设计（设计性实验）一 实验目的1、熟悉利用Quartus II 9.0 软件开发数字电路的基本流程以及熟悉Quartus II软件的操作。2、了解使用VHDL语言和原理图设计进行HDL描述的实现方法。3、了解消抖电路的原理和实现方案。4、掌握硬件数字技术去干扰和排除毛刺的基本设计思路，软件环境参数配置，时序仿真，管脚分配，并且利用JTAG接口进行下载的常规设计流程。5、掌握使用SIGNALTAP II进行硬件采样的具体过程。二 实验前的准备1、将红色的MODUL_SEL拨码开关组合的1、2、8拨上，3、4、5、6、7拨下，使数

23、码管显示当前模式为：C1。2、检查JTAG TO USB转换接口和USB连接线的连接，并且将JTAG线连接到核心板上的JTAG接口（核心板的第二个十针的插口）处。三 实验要求掌握锁相环PLL的宏功能调用程序，掌握基于延时方式、逻辑方式和定时方式消除干扰信号的设计方案。四 实验内容（一）利用宏单元设置完成锁相环PLL单元的调用1、建立工程SMOOTH，调用锁相环PLL单元，产生合适的输出频率，输入引脚连接FPGA专用引脚L1。2、利用文本描述设计4位计数器方案，计数器输入与锁相环PLL宏单元连接，观察输出中的毛刺现象。在实验报告中记录时序仿真波形和硬件信号采集数据图。（二）延时方式去毛刺的电路设

24、计1、利用触发器生成去毛刺的延时电路，采用单触发器和双触发器形成不同设计方案，完成VHDL原理图设计。2、将延时方式的电路设计与计数器输出端连接，观察计数器功能和输出毛刺被消除的现象，与原毛刺波形相对比。在实验报告中完成时序仿真波形和硬件信号采集数据图形与不加去干扰电路电路的波形图的对比。单触发器输入、输出延时电路双触发器延时电路（三）逻辑方式去毛刺的电路设计1、利用触发器和4输入与门生成去毛刺的逻辑电路，完成VHDL原理图设计。2、将逻辑方式的电路设计与计数器输出端连接，观察计数器功能和输出毛刺被消除的现象，与毛刺波形相对比。在实验报告中完成时序仿真波形和硬件信号采集数据图形与不加去干扰电路

25、电路的波形图的对比。3、将逻辑方式去毛刺的电路设计与计数器的输入端连接，然后将实验箱上的按键F1与逻辑方式去毛刺的电路输入端连接。组成由按键F1作为计数输入的计数电路。在实验报告中说明逻辑方式去毛刺电路设计方案的详细效果，可附时序仿真波形和硬件信号采集数据图。逻辑方式消抖电路的设计（四）定时方式去毛刺的电路设计1、利用两个计数器对输入信号的高电平和低电平的持续时间进行计数。当高电平的计数时间大于某值，则判定遇到正常信号，输出1；当低电平的计数时间大于某值，则输出0。2、高脉冲计数大于12，输出1；低脉冲计数大于7，输出0。3、将定时方式的电路设计与计数器输出端连接，观察计数器功能和输出毛刺被消

26、除的现象，与毛刺波形相对比。在实验报告中完成时序仿真波形和硬件信号采集数据图形与不加去干扰电路电路的波形图的对比。4、将定时方式去毛刺的电路设计与计数器的输入端连接，然后将实验箱上的按键F1与逻辑方式去毛刺的电路输入端连接。组成由按键F1作为计数输入的计数电路。在实验报告中说明定时方式去毛刺电路设计方案的详细效果，可附时序仿真波形和硬件信号采集数据图。定时方式去毛刺的RTL电路图实验九 8位数字频率计的设计（综合性实验）一 实验目的1、熟悉利用Quartus II 9.0 软件开发数字电路的基本流程以及熟悉Quartus II软件的操作。2、了解使用VHDL语言和原理图设计进行HDL描述的实现

27、方法。3、了解8位数字频率计的原理和实现方案。4、掌握数字频率计的基本设计思路，软件环境参数配置，时序仿真，管脚分配，并且利用JTAG接口进行下载的常规设计流程。5、掌握使用SIGNALTAP II进行硬件采样的具体过程。二 实验前的准备1、将红色的MODUL_SEL拨码开关组合的1、2、8拨上，3、4、5、6、7拨下，使数码管显示当前模式为：C1。2、检查JTAG TO USB转换接口和USB连接线的连接，并且将JTAG线连接到核心板上的JTAG接口（核心板的第二个十针的插口）处。三 实验要求学习自顶而下的VHDL的设计思想，建立不同模块功能设计方案的有机组合，完成指定8位数字频率计的数字系

28、统的设计方案。四 实验原理根据频率的定义和频率测量的基本原理，测定信号的频率必须有一个脉宽为1s的输入信号脉冲计数允许信号；1s计数结束后，计数值被锁入寄存器，计数器清零，为下一测频计数周期做好准备。五 实验内容1、测频控制信号可以由一个独立的发生器产生。根据测频原理，测频控制时序要求计数使能信号CNT_ENA能产生一个1s脉宽的周期信号，并对频率计中的测频计数器的使能端ENABL进行同步控制。当计数使能端CNT_ENA高电平时允许计数；低电平时停止计数，并保持其所记的脉冲数。2、在停止计数期间，首先需要一个锁存信号LOAD的上升沿将计数器在前一秒的计数值锁存进锁存器REG中，并可输出至外部的

29、十六进制7段译码器输出频率数值。3、锁存信号后，必须有一清零信号RST_CNT对计数器清零，为下一秒计数器的后续操作作准备。4、在实验报告中给出顶层设计原理图文件，设计方案的时序仿真波形，以及SIGNALTAP II的测试波形。可使用锁相环PLL单元设定输出频率为65535 Hz进行频率测试。附录1拨码输入SW1A: PIN_R22SW2A: PIN_T22SW3A: PIN_U21SW4A: PIN_U22按键输入F1: PIN_U18F2: PIN_AB17F3: PIN_R18F4: PIN_N21LED输出LED0: PIN_W16LED1: PIN_V14LED2: PIN_Y13L

30、ED3: PIN_AA16LED4: PIN_U14LED5: PIN_AA17LED6: PIN_W15LED7: PIN_AA18实验箱右方红色的拨键1、2、8拨上，其余拨下，数码管显示C1时钟：PIN_L1 (50MHz)高速并行DA芯片（MODUL_SEL设为C5）Dac_clk: PIN_E19Dout0: PIN_V22Dout1: PIN_W21Dout2: PIN_W22Dout3: PIN_Y22Dout4: PIN_Y21Dout5: PIN_Y20Dout6: PIN_T21Dout7: PIN_Y17液晶1602引脚设置（MODUL_SEL设为C2）LCD_16020:

31、 PIN_R17LCD_16021: PIN_AB18LCD_16022: PIN_AB19LCD_16023: PIN_V20LCD_16024: PIN_U20LCD_16025: PIN_AB20LCD_16026: PIN_V21LCD_16027: PIN_R19LCD_EN: PIN_AA20LCD_RS: PIN_R20LCD_RW: PIN_P17附录21Hz分频时钟VHDL源程序LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY ONEHZ IS PORT (CLK0

32、: IN STD_LOGIC; CLK_OUT : OUT STD_LOGIC);END ENTITY ONEHZ;ARCHITECTURE BEH OF ONEHZ IS SIGNAL OUTQ : STD_LOGIC:='0' BEGIN PROCESS(CLK0) VARIABLE COUNT : STD_LOGIC_VECTOR(25 DOWNTO 0); BEGIN IF CLK0'EVENT AND CLK0='1' THEN IF COUNT<24999999 THEN COUNT:=COUNT+1; ELSE COUNT:=(OTH

33、ERS=>'0');OUTQ<=NOT OUTQ; END IF; END IF; END PROCESS; CLK_OUT<=OUTQ;END BEH;2Hz分频时钟VHDL源程序LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY TWOHZ IS PORT (CLK0 : IN STD_LOGIC; CLK_OUT : OUT STD_LOGIC);END ENTITY TWOHZ;ARCHITECTURE BEH OF TWOHZ IS SIGNA

34、L OUTQ : STD_LOGIC:='0' BEGIN PROCESS(CLK0) VARIABLE COUNT : STD_LOGIC_VECTOR(26 DOWNTO 0); BEGIN IF CLK0'EVENT AND CLK0='1' THEN IF COUNT<12499999 THEN COUNT:=COUNT+1; ELSE COUNT:=(OTHERS=>'0');OUTQ<=NOT OUTQ; END IF; END IF; END PROCESS; CLK_OUT<=OUTQ;END BE

35、H;36DATA7X8.mif源程序- Copyright (C) 1991-2008 Altera Corporation- Your use of Altera Corporation's design tools, logic functions - and other software and tools, and its AMPP partner logic - functions, and any output files from any of the foregoing - (including device programming or simulation file

36、s), and any - associated documentation or information are expressly subject - to the terms and conditions of the Altera Program License - Subscription Agreement, Altera MegaCore Function License - Agreement, or other applicable license agreement, including, - without limitation, that your use is for

37、 the sole purpose of - programming logic devices manufactured by Altera and sold by - Altera or its authorized distributors. Please refer to the - applicable agreement for further details.- Quartus II generated Memory Initialization File (.mif)WIDTH=8;DEPTH=128;ADDRESS_RADIX=UNS;DATA_RADIX=HEX;CONTE

38、NT BEGIN0 : 80;1 : 86;2 : 8C;3 : 92;4 : 98;5 : 9E;6 : A5;7 : AA;8 : B0;9 : B6;10 : BC;11 : C1;12 : C6;13 : CB;14 : D0;15 : D5;16 : DA;17 : DE;18 : E2;19 : E6;20 : EA;21 : ED;22 : F0;23 : F3;24 : F5;25 : F8;26 : FA;27 : FB;28 : FD;29.30 : FE;31.33 : FF;34.35 : FE;36 : FD;37 : FB;38 : FA;39 : F8;40 :

39、F5;41 : F3;42 : F0;43 : ED;44 : EA;45 : E6;46 : E2;47 : DE;48 : DA;49 : D5;50 : D0;51 : CB;52 : C6;53 : C1;54 : BC;55 : B6;56 : B0;57 : AA;58 : A5;59 : 9E;60 : 98;61 : 92;62 : 8C;63 : 86;64 : 7F;65 : 79;66 : 73;67 : 6D;68 : 67;69 : 61;70 : 5A;71 : 55;72 : 4F;73 : 49;74 : 43;75 : 3E;76 : 39;77 : 34;7

40、8 : 2F;79 : 2A;80 : 25;81 : 21;82 : 1D;83 : 19;84 : 15;85 : 12;86 : 0F;87 : 0C;88 : 0A;89 : 07;90 : 05;91 : 04;92 : 02;93.94 : 01;95.97 : 00;98.99 : 01;100 : 02;101 : 04;102 : 05;103 : 07;104 : 0A;105 : 0C;106 : 0F;107 : 12;108 : 15;109 : 19;110 : 1D;111 : 21;112 : 25;113 : 2A;114 : 2F;115 : 34;116

41、: 39;117 : 3E;118 : 43;119 : 49;120 : 4F;121 : 55;122 : 5A;123 : 61;124 : 67;125 : 6D;126 : 73;127 : 79;END;附录3 液晶1602参考资料字符型LCD1602通常有14条引脚线或16条引脚线的LCD，多出来的2条线是背光电源线VCC(15脚)和地线GND(16脚)，其控制原理与14脚的LCD完全一样，引脚定义如下表所示：那么如何对DDRAM的内容和地址进行具体操作呢，下面先说说HD44780的指令集及其设置说明，请浏览该指令集，并找出对DDRAM的内容和地址进行操作的指令。共11条指令：1

42、.清屏指令功能：<1> 清除液晶显示器，即将DDRAM的内容全部填入"空白"的ASCII码20H;            <2> 光标归位，即将光标撤回液晶显示屏的左上方;            <3> 将地址计数器(AC)的值设为0。2.光标归位指令功能：<1> 把光标撤回到显示器的左上方

43、;            <2> 把地址计数器(AC)的值设置为0;            <3> 保持DDRAM的内容不变3.进入模式设置指令功能：设定每次定入1位数据后光标的移位方向，并且设定每次写入的一个字符是否移动。参数设定的情况如下所示：       &#

44、160;          位名              设置    I/D              0=写入新数据后光标左移    &

45、#160;                                               1=写入新数据后光标右移&

46、#160;    S                0=写入新数据后显示屏不移动                        1=写入新数据后显示屏整体右移1个字4.显

47、示开关控制指令功能：控制显示器开/关、光标显示/关闭以及光标是否闪烁。参数设定的情况如下：                位名              设置            

48、;     D                0=显示功能关           1=显示功能开                 C

49、0;               0=无光标                   1=有光标               

50、;  B                0=光标不闪烁            1=光标闪烁5.设定显示屏或光标移动方向指令 功能：使光标移位或使整个显示屏幕移位。参数设定的情况如下：S/C         &#

51、160;     R/L                设定情况0                 0          光标左移1格，且A

52、C值减10                 1          光标右移1格，且AC值加11                 0    &

53、#160;     显示器上字符全部左移一格，但光标不动1                 1          显示器上字符全部右移一格，但光标不动6.功能设定指令 功能：设定数据总线位数、显示的行数及字型。参数设定的情况如下：  位名  

54、;            设置   DL           0=数据总线为4位                    1=数据总线为8位 

55、  N             0=显示1行                    1=显示2行   F           &#

56、160;  0=5×7点阵/每字符                                            

57、0;       1=5×10点阵/每字符7.设定CGRAM地址指令 功能：设定下一个要存入数据的CGRAM的地址。8.设定DDRAM地址指令 功能：设定下一个要存入数据的CGRAM的地址。(注意这里我们送地址的时候应该是0x80+Address，这也是前面说到写地址命令的时候要加上0x80的原因)9.读取忙信号或AC地址指令  功能：<1> 读取忙碌信号BF的内容，BF=1表示液晶显示器忙，暂时无法接收单片机送来的数据或指令;当BF=0时，液晶显示器可以接收单片

58、机送来的数据或指令;            <2> 读取地址计数器(AC)的内容。10.数据写入DDRAM或CGRAM指令一览 功能：<1> 将字符码写入DDRAM，以使液晶显示屏显示出相对应的字符;            <2> 将使用者自己设计的图形存入CGRAM。11.从CGRAM或DDRAM读出数据的指令

59、一览 功能：读取DDRAM或CGRAM中的内容。基本操作时序：读状态           输入：RS=L，RW=H，E=H 输出：DB0DB7=状态字写指令           输入：RS=L，RW=L，E=下降沿脉冲，DB0DB7=指令码           

60、0;     输出：无读数据           输入：RS=H，RW=H，E=H                               

61、60;                        输出：DB0DB7=数据写数据           输入：RS=H，RW=L，E=下降沿脉冲，DB0DB7=数据        

62、;         输出：无例1 VHDL控制1602液晶显示英文字符，第一行显示，从AP，学习体会如何写入控制指令，写入数据指令，学习如何在指定位置显示字符。library IEEE;use IEEE.STD_LOGIC_1164.ALL;use IEEE.STD_LOGIC_ARITH.ALL;use IEEE.STD_LOGIC_UNSIGNED.ALL;entity LCD1602 is Port ( CLK : in std_logic; Reset : in std_logic; LCD_RS : ou

63、t std_logic; -寄存器选择信号 LCD_RW : out std_logic; -液晶读写信号 LCD_EN : out std_logic; -液晶时钟信号 LCD_Data : out std_logic_vector(7 downto 0); -液晶数据信号end LCD1602;architecture Behavioral of LCD1602 istype state is (set_dlnf,set_cursor,set_dcb,set_cgram,write_cgram,set_ddram,write_LCD_Data);signal Current_State:state;signal Clk_Out : std_logic;signal LCD_Clk : std_logic;beginprocess(CLK)-分频进程，CLK输入，CLK_Out输出，50MHz输入，125Hz输出，8ms variable n1:integer range 0 to 199999; begin if rising_edge(CLK) then if n1<199999 then n1:=n1+1; else n1:=0; Clk_Out<=not Clk_Out; en