实验TTL集成逻辑门的逻辑功能与参数测试一实验目的

1、实验二 ttl集成逻辑门的逻辑功能与参数测试一、实验目的 1掌握ttl与非门逻辑功能的测试方法； 2熟悉ttl与非门主要参数的测量方法；3熟悉th-sz型数字电路实验箱的结构和使用方法；二、预习要求 1什么叫ttl集成电路？它使用的电源电压是多少？ 2说明ttl与非门不使用的输入端应如何处置？ 3复习ttl与非门的逻辑功能，主要参数的概念和测量方法；4ttl与非门的输出特性曲线？从中读取相关的参数值；三、实验原理1与非门的逻辑功能当输入端中有一个或一个以上是低电平时，输出端为高电平；只有当输入端全部为高电平时，输出端才是低电平。即有“0”得“1”，全“1得“0”.其逻辑表达式为y=2本实验采用

2、4输入双与非门74ls20,即在一块集成块内含有两个互相独立的与非门，每个与非门有4个输入端。其逻辑符号及引脚排列如图2-1 (a) (b)所示：y= 1 2 3 4 5 6 7 (a)国家标准逻辑符号 (b) 74ls20引脚排列 图2-1 74ls20国家标准逻辑符号及引脚排列四、实验器件1th-sz型数字电路实验箱2数字万用表ut563ttl与非门74ls20 4若干导线五、实验内容 1验证ttl与非门74ls20的逻辑功能 在合适的位置选取一个14脚的集成块插座，按图22接好线。每个门的4个输入端（假设为a, b, c, d）接逻辑开关输出插口，以提供“0”与“1”电平信号（开关向上，

3、输出“1”；向下为“0”）。门的输出端（假设为y）接led发光二极管，led亮为输出“1”，灭为输出“0”。按表2-1的真值表逐个测试集成块中2个与非门的逻辑功能。表2-1 74ls20真值表输 入输 出a1(1)b(2)c1(3)b1(2)y1y211110111101111011110图2-2 74ls20逻辑功能测试电路274ls20主要参数的测试（将测试值填入表2-2） 低电平输出电源电流iccl、高电平输出电源电流icch、74ls20总的静态功耗、低电平输入电流iil ,高电平输入电流iih (iih很小，可不测)扇出系数no（先测出允许灌入的最大负载电流iol ） （a） （b）

4、 （c） （d） 图2-3 74ls20主要参数测试电路(1)低电平输出电源电流iccl指所有输入端悬空，输出端空载，74ls20输出低电平时，电源提供给器件的电流。测试电路如图2-3 (a)所示。(2)高电平输出电源电流icch 指每个门各有一个以上的输入端接地（最好全部接地），输出端空载，74ls20输出高电平时，电源提供的电流。测试电路如图2-3 (b)示。(3)计算74ls20总的静态功耗 iccl和icch标志着器件静态功耗的大小,通常icclicch，所以静态功耗为pccl=vccicch。 (4)低电平输入电流iil指被测输入端接地，其余输入端悬空时，由被测输入端流出的电流值。希

5、望iil越小 越好。测试电路如图2-3 (c)示。(5)高电平输入电流iih指被测输入端接高电平，其余输入端接地，流入被测输入端的电流值。希望iih越小 越好。测试电路如图2-3 (d)示（因为iih很小，微安级，一般免于测试。本实验也不测）。(6)扇出系数n0 指门电路能驱动同类门的个数，它是衡量门电路带负载能力的一个参数。 n0= i0l/iil 一般n0>8其中：iol 是指当vol达到规定输出的低电平的规范值（一般为0.4v）时，门电路允许灌入的最大负载电流。iol测试电路如图2-4示：图2-4 扇出系数测试电路 图2-5 电压传输特性测试电路表2-2 主要参数测试结果iccl（

6、ma）icch（ma）iil（a）iol（ma）no（计算）pccl（计算） 3电压传输特性门的输出电压u0随输入电压ui而变化的曲线称为门的电压传输特性，通过它可以读得门电路的一些重要参数，如输出高电平uoh、输出低电平uol、关门电平uoff、开门电平uon、门限电平uth等值。测试电路如图2-5所示：(1)采用逐点测试法，即调节rw,按表2-3逐点测得ui及u0的值，然后绘制曲线。 表2-3 电压传输特性ui(v)00.20.40.60.81.01.21.41.51.62.02.53.03.5uo(v)(2)绘制电压传输特性曲线，并读出输出高电平uoh、输出低电平uol、关门电平uoff

7、、开门电平uon、门限电平ut的值，填入表2-4。表2-4 门电路有关的重要参数uoh(v)uol(v)uoff(v)uoff(v)uth(v) 六、实验报告要求 1回答预习要求中提出的问题； 2记录、整理实验结果，并对结果进行分析； 3画出实测的电压传输特性曲线，从中读出输出高电平uoh、输出低电平uol、关门电平uoff、开门电平uon、门限电平uth的值，并在图中标出。 七、实验注意事项1ttl电源电压使用范围为+4.5v-+5.5v之间，超过5. 5v将损坏器件；低于4. 5v器件的逻辑功能将不正常。实验中要求使用+5v。电源极性绝对不允许接错。 2接插集成块时，要认清定位标记，不得插

8、反。 3连线之前，先用万用表测量导线是否导通。 4输出端不允许直接接地或直接接+5v电源，否则将损坏器件。 5ttl与非门74ls20不用的输入端可以悬空，示为“1”输入。为了保证逻辑的绝对可靠，最好将不用端全部接+5v电源。实验三 组合逻辑电路实验分析一、实验目的 1掌握组合逻辑电路的分析方法与测试方法； 2了解组合电路的冒险现象及消除方法； 3验证半加器、全加器的逻辑功能。二、预习要求 1复习组合逻辑电路的分析方法； 2复习用与非门和异或门等构成的半加器、全加器的工作原理； 3复习组合电路冒险现象（险象）的种类、产生原因，如何消除？三、实验原理 1组合逻辑电路由很多常用的门电路组合在一起，

9、实现某种功能的电路，它在任意时刻的输出，仅取决于该时刻输入信号的逻辑取值，而与信号作用前电路原来的状态无关。 2组合逻辑电路的分析是指根据所给的逻辑电路，写出其输入与输出之间的逻辑函数表达式或真值表，从而确定该电路的逻辑功能。其分析步骤为：列出真值表化成最简表达式分析逻辑功能根据电路写出函数表达式3组合电路的冒险现象 (1)实际情况下，由于器件的延时效应，在一个组合电路中，输入信号发生变化时，输出出现瞬时错误的现象，把这现象叫做组合电路中的冒险现象，简称险象。这里研究静态险象，即电路达到稳定时，出现的险象。可分为0型静态险象（如图3-1）和1型静态险象（如图3-2）:图3-1 0型静态险象 其

10、输出函数y=a+,在电路达到稳定时，即静态时，输出y总是1。然而在输入a变化时，输出y的某些瞬间会出现0，y出现窄脉冲，存在有静态0型险象。 图3-2 1型静态险象其输出函数y=a+,在电路达到稳定时，即静态时，输出y总是o。然而在输入a变化时，在输出y的某些瞬间会出现1，y出现窄脉冲，存在有静态1型险象。 （2）进一步研究得知，对于任何复杂的组合逻辑电路，只要能成为a+或a的形式，必然存在险象。为了消除险象，通常用增加校正项的方法，如果表达式中出现a+形式的电路，校正项为被赋值各变量的“乘积项”；表达式中出现a形式的电路，校正项为被赋值各变量的“和项”。例如：逻辑电路的表达式为y=b+ac；

11、当b=c=1时，y=+a，y正常情况下，稳定后应输出1，但实际中出现了0型静态险象。这时可以添加校正项bc，则yb+ac+bc=+a+1=1,从而消除了险象。四、实验器件 1th-sz型数字电路实验箱 2.双踪示波器yb4320g3. 74ls00 74ls86 74ls02 4.若干导线五、实验内容 1.分析、测试用与非门74ls00组成的半加器的逻辑功能 （1）写出图3-3的逻辑表达式 图3-3由与非门74ls00组成的半加器电路 (2)根据表达式列出真值表3-1，并写出最简函数表达式 （3）根据图3-3，在实验箱上选定两个14脚的插座，插好两片74ls00，并接好连线，a, b两输入接至

12、逻辑开关的输出插口。s, c分别接至逻辑电平显示输入插口。按表3-2的要求进行逻辑状态的测试，将结果填入表3-2，与表3-1进行比较，看两者是否一致。表3.2 半加器理论值 表3.2 实验测量结果aby1y2y3scabcd0000010110101111s= c= 2分析、测试用异或门74ls86和与非门74ls00组成的半加器的逻辑功能,填入表3-3absc00011011表3.3 异或门组成的半加器图3-4 异或门和与非门组成的半加器 s= c=aibici-1sisi0000101001100010111011113分析、测试用异或门74ls86、与非门74s00和或非门74ls02组

13、成的全加器的逻辑功能图3-5 全加器逻辑电路（1）根据逻辑电路写出全加器的逻辑函数表达式，并化为最简。 si= si=（2）按图35连线，ai、bi、ci的值按表3-4输入，观察输出si、si的值，填入表3-4。4观察冒险现象并消除（1）按图3-6接线，当b=c1时，a输入矩形波（f1 mhz以上），用示波器观察、记录y波形。（2）用添加校正项的方法消除险象。画出校正后的电路图，观察、记录校正后y输出波形。 图3-6 险象的消除六、实验报告要求 1整理实验数据、图表，并对实验结果进行分析讨论。 2总结组合电路的分析与测试方法。3对险象进行讨论。七、实验注意事项 1实验中要求使用+5v，电源极性

14、绝对不允许接错。 2插集成块时，要认清定位标记，不得插反。 3连线之前，先用万用表测量导线是否导通。4输出端不允许直接接地或直接接+5v电源，否则将损坏器件。实验四 计数器及其应用（设计性） 一、实验目的1学习集成触发器构成计数器的方法。2掌握中规模集成计数器的使用方法及功能侧试方法。3用集成电路计数器构成1n分频器。 二、实验预习要求1复习计数器电路工作原理。 2预习中规模集成电路计数器74ls192的逻辑功能及使用方法。3复习实现任意进制计数的方法。三、实验原理计数器是典型的时序逻辑电路，它是用来累计和记忆输入脉冲的个数计数是数字系统中很重要的基本操作，集成计数器是最广泛应用的逻辑部件之一

15、。计数器种类较多，按构成计数器中的多触发 、器是否使用一个时钟脉冲源来分，有同步计数器和异步计数器；根据计数制的不同，可分为二进制计数器、十进制计数器和任意进制计数器：根据计数的增减趋势，又分为加法、减法和可逆计数器。还有可预置数和可编程序功能计数器等。本实验主要研究中规模十进制计数器74ls192的功能及应用。1. 74ls192的主要原理（1）74ls192是同步十进制可逆计数器，具有双时钟输入，并具有清除和置数等功能，其逻辑符号及引脚排列如图4-1所示。图41 74ls192逻辑符号及引脚排列图中：cpu加计数端 cpd一减计数端 /ld一置数端 cr一清零端 /co一非同步进位输出端/

16、bo一非同步借位输出端 d0、 d1、d2、 d3一数据输入端 q0、 q1、q2、q3一数据输出端74ls192功能如下表41：输 入输 出cr/ldcpucpdd3d2d1d0q3q2q1q01xxxxxxx000000xxdcbadcba011xxxx加计数011xxxx减计数74ls192、减计数的状态转换表如下表32：加法计数（进位）输入脉冲数0123456789输出q30000000011q20000111100q10011001100q00101010101减法计数（借位）2计数器的级联使用一个十进制计数器只能表示。0一9十个数，为扩大计数器范围，常用多个十进制计数器级联使用。同

17、步计数器往往设有进位（或借位）输出端，所以可以选用其进位（或借位）输出信号驱动下一级计器。图4一2是由74ls192利用其进位输出c0控制高一位的cpu端构成的加计数级联图。可以实现1010100进制（“00”一“99”）的计数；如果要构成减计数电路，则利用其借位输出b0麟组高位的cpd端，实现（“99”一“00”）的减法计数，如果计数初始值为0099其中一个数，则必须先在输入端d3d0预置所要开始计数的初始值，令ld0，将此初始值预置完成，此后重新置ld=1。 图4-2加计数级联图3任意进制计数的实现 （1）复位法获得任意进制计数器假设已有n进制计数器，而需要得到一个m进制计数器时，只要m&

18、lt;n,用复位法使计数器计数到m时置"0”，即获得m进制计数器。图4-3所示为用一片74ls192并采用复位法构成的5进制加法计数器。图4-4生所示为用两片74ls192级联并采用复位法构成的几60进制加法计数器。图4-3采用复位法构成的5进制加法计数器 图4-4采用复位法构成的60进制加法计数（2）利用预置功能获得任意进制计数器图4-5是一个用两片74ls192级联构成的特殊12进制加法计数器电路。在数字钟里，对时位的计数序列是1，2，3,11，12；是12进制，而且没有0。即从1开始计数、显示到12为止，当计数到13时，通过与非门产生一个复位信号，使74ls192 (2)时的十

19、位直接置成0000,而74ls192（1）时的个位直接置成0001,从而实现了1-12计数。 图45 采用预置法构成的特殊12进制加法计数器四、实验仪器设备1. th-sz型数字电路实验箱2.两片74ls192 一片74ls00五、实验内容174ls192逻辑功能测试74ls192的16脚接vcc=+5v，8脚接地，计数脉冲cpu和cpd由单次脉冲源提供，置数端（/ld）、数据输入端（d3d0）分别接逻辑开关，输出端（q3q0）接译码显示输入的相应孔a、b、c、d，同时接至逻辑电平led显示插孔，/c0和/b0接逻辑电平led显示插孔。按表41逐项测试，判断该集成块的功能是否正常。表3-1逐项测试，判断该集成块的功能是否正常， （1）清零