第6章 时序逻辑电路3

1、1第六章第六章 时序逻辑电路时序逻辑电路Chapter 6 Sequential Logic Circuit第一节第一节 概述概述 第二节第二节 时序逻辑电路的三种基本描述方法时序逻辑电路的三种基本描述方法第三节第三节 同步时序逻辑电路分析同步时序逻辑电路分析第四节第四节 异步时序逻辑电路分析异步时序逻辑电路分析第五节第五节 时序逻辑电路的设计方法及设计实例时序逻辑电路的设计方法及设计实例第六节第六节 几种常见的时序逻辑电路几种常见的时序逻辑电路第七节第七节 时序逻辑电路的竞争冒险现象时序逻辑电路的竞争冒险现象 2异步异步时序逻辑电路分析时序逻辑电路分析一一、异步、异步时序逻辑电路的分析步骤时

2、序逻辑电路的分析步骤1、写输出方程、写输出方程2、写驱动方程、写驱动方程3、写状态方程、写状态方程4、填状态转换表、填状态转换表5、画状态转换图、画状态转换图6、画时序波形图、画时序波形图7、分析其功能、分析其功能8、检查自启动、检查自启动上次课内容回顾上次课内容回顾由于是异步，时钟不同步，所以不可以使用卡诺由于是异步，时钟不同步，所以不可以使用卡诺图法求状态转换图。需一步步的进行分析。图法求状态转换图。需一步步的进行分析。细心！细心！3上次课内容回顾上次课内容回顾同步时序逻辑电路的设计过程示意图同步时序逻辑电路的设计过程示意图“简简”“宜宜”同步时序逻辑电路的一般设计流程：同步时序逻辑电路的

3、一般设计流程：“全全”“巧巧”4时序时序逻辑电路的自启动设计逻辑电路的自启动设计 卡诺图中无关项卡诺图中无关项的使用。无关项为的使用。无关项为0？为？为1？上次课内容回顾上次课内容回顾56.5.3 异步时序逻辑电路的设计方法异步时序逻辑电路的设计方法(*) 异步时序电路设计除了需完成同步电路所应做的各异步时序电路设计除了需完成同步电路所应做的各项工作以外，还要为每个触发器项工作以外，还要为每个触发器选定合适的时钟信号选定合适的时钟信号。这是异步时序电路设计时所遇到的特殊问题。这是异步时序电路设计时所遇到的特殊问题。 反应在设计步骤上，则在选定触发器类型之后，还反应在设计步骤上，则在选定触发器类

4、型之后，还要为每个触发器选定时钟信号。要为每个触发器选定时钟信号。【例例3 3】试用试用JK-FFJK-FF设计一个具有自启动能力的异步计数设计一个具有自启动能力的异步计数器，其电路转换图如下所示。器，其电路转换图如下所示。2421B码码66.5.3 异步时序逻辑电路的设计方法异步时序逻辑电路的设计方法(*)解：解：（一）、（二）、（三）步无需再做；（一）、（二）、（三）步无需再做； （四）选定触发器类型，得出电路的三大方程。（四）选定触发器类型，得出电路的三大方程。 1）依题意应选择）依题意应选择JK-FF,且由于且由于M=10，所以，所以N=4，即需用即需用4个个JK-FF完成设计。完成设

5、计。 2）画出电路的时序图；）画出电路的时序图； 异步电路的设计与同步设计的不同之处在于：异步电路的设计与同步设计的不同之处在于：异步设异步设计时必须考虑怎样合理选择各个触发器的触发脉冲计时必须考虑怎样合理选择各个触发器的触发脉冲，而，而时时钟方程的选取可以根据电路各触发器的时序关系来确定钟方程的选取可以根据电路各触发器的时序关系来确定。所以在设计异步电路时，可以结合电路的时序图。所以在设计异步电路时，可以结合电路的时序图。76.5.3 异步时序逻辑电路的设计方法异步时序逻辑电路的设计方法(*)图图6.5.10 6.5.10 【例例3 3】时序图时序图可选用下降沿触发的可选用下降沿触发的JK触

6、发器，根据时序图，触发器，根据时序图，可令：可令：Q3, Q1的时钟为的时钟为Q0，Q2的时钟为的时钟为Q1。86.5.3 异步时序逻辑电路的设计方法异步时序逻辑电路的设计方法(*)3）确定各个触发器的时钟信号；）确定各个触发器的时钟信号； 选择时钟选择时钟CP的原则是：在触发器的原则是：在触发器需需翻转时，翻转时，必须必须保证有触发脉冲，而触发器保证有触发脉冲，而触发器无需无需翻转时，翻转时，最好没有最好没有触触发脉冲，即发脉冲，即在确保触发器翻转所需要的前提下，尽可在确保触发器翻转所需要的前提下，尽可能取脉冲数量少的作为触发的脉冲信号能取脉冲数量少的作为触发的脉冲信号。4）画出次态和进位输

7、）画出次态和进位输出的卡诺图（出的卡诺图（*）；）；【例例3】的完整的卡诺图的完整的卡诺图重点分析重点分析96.5.3 异步时序逻辑电路的设计方法异步时序逻辑电路的设计方法(*)13nQ12nQ11nQ10nQ非非最最简简Q3, Q1的的时钟为时钟为Q0，Q2的时钟的时钟为为Q1。106.5.3 异步时序逻辑电路的设计方法异步时序逻辑电路的设计方法(*)13nQ12nQ11nQ10nQ116.5.3 异步时序逻辑电路的设计方法异步时序逻辑电路的设计方法(*)nnQQC03126.5.3 异步时序逻辑电路的设计方法异步时序逻辑电路的设计方法(*)（五）根据（四）所得的驱动方程和输出方（五）根据（

8、四）所得的驱动方程和输出方程画出逻辑电路图如下：程画出逻辑电路图如下：【例例3 3】电路图电路图cp0cp1cp2cp1136.5.3 异步时序逻辑电路的设计方法异步时序逻辑电路的设计方法(*)（六）自启动检测；（六）自启动检测； 电路完整的状态转换图如下：电路完整的状态转换图如下：【例例3 3】状态转换图状态转换图至此，逻辑设计完毕。至此，逻辑设计完毕。可自启动可自启动146.6 几种常用的时序逻辑电路几种常用的时序逻辑电路6.6.1 计数器（计数器（Counter） 计数器是数字设备的基本逻辑部件，其主要功计数器是数字设备的基本逻辑部件，其主要功能是能是记录输入脉冲的个数记录输入脉冲的个数

9、。计数器所能记忆的最大。计数器所能记忆的最大脉冲个数称作该计数器的脉冲个数称作该计数器的“模模”。 计数器可以应用在：计算机的时序发生器、时间计数器可以应用在：计算机的时序发生器、时间分配器、分频器、程序计数器、指令计数器等场所；分配器、分频器、程序计数器、指令计数器等场所；另外，数字化仪表的压力、时间、温度等物理量的另外，数字化仪表的压力、时间、温度等物理量的A/D、D/A转换也都要通过脉冲计数来实现。转换也都要通过脉冲计数来实现。15按工作方式按工作方式同步计数器同步计数器(Synchronous Counter)异步计数器异步计数器(Asynchronous Counter)按计数容量按

10、计数容量二进制计数器二进制计数器(Binary Counter)十进制计数器十进制计数器(Dec Counter)任意进制计数器任意进制计数器(Discretional Counter)按功能按功能加法计数器加法计数器(Up Counter)减法计数器减法计数器(Down Counter)可逆计数器可逆计数器(Up/Down Counter)计数器的分类计数器的分类161、异步二进制加法计数器、异步二进制加法计数器 一、异步计数器一、异步计数器 (1) 原理说明原理说明 按照二进制加法计数器规则：按照二进制加法计数器规则：若低位是若低位是0，则再记入，则再记入1时低位应变时低位应变1；若低位已

11、经是；若低位已经是1，则再记入，则再记入1时低位应变时低位应变0，同时向高位产，同时向高位产生进位信号，使高位翻转一次。生进位信号，使高位翻转一次。 10,触发高位翻转触发高位翻转 用用T触发器构成异步二进制加法计数器应触发器构成异步二进制加法计数器应最简单。最简单。为什么？为什么？二进制加法：二进制加法：0 0 00 0 10 1 00 1 11 0 01 0 11 1 01 1 1171、异步二进制加法计数器、异步二进制加法计数器3位异步二进制计数器电路图位异步二进制计数器电路图 一、异步计数器一、异步计数器以以下降沿下降沿触发的触发的3位异步二进制加法计数器为例：位异步二进制加法计数器为

12、例：18 因为当低位由因为当低位由1变变0时，需向高端进位，时，需向高端进位，Q端的下降沿端的下降沿正正好可以作为高位的时钟信号。如下图分析所示：好可以作为高位的时钟信号。如下图分析所示：3位异步二进制计位异步二进制计数器时序图数器时序图 此例中，因为使用的是此例中，因为使用的是下降沿下降沿动作的动作的T 触发触发器组成的计数器，所以需将低位触发器的器组成的计数器，所以需将低位触发器的Q端端接接至高位触发器的至高位触发器的时钟输入端时钟输入端即可。即可。异步二进制加法计数器异步二进制加法计数器19优点：优点：电路非常简单，几乎不用附加任何门电路。电路非常简单，几乎不用附加任何门电路。缺点：缺点

13、：触发器触发器输出端新状态的建立要比输出端新状态的建立要比CP下降沿滞下降沿滞后一个传输延迟时间后一个传输延迟时间 tpd ，则总的延迟时间为，则总的延迟时间为 t = N* * tpd (其中其中N为触发器的数目为触发器的数目)。思考：思考：如何用如何用上升沿上升沿触发的触发的T 触发器组成异步二触发器组成异步二进制加法计数器？进制加法计数器？解答：解答：将每一级触发器的进位脉冲改为由将每一级触发器的进位脉冲改为由 端端输出。输出。Q异步二进制加法计数器异步二进制加法计数器20例例6.5.1试用试用JK-FF构成下降沿触发的构成下降沿触发的4位二进制异步加法计数器。位二进制异步加法计数器。下

14、降沿动作的下降沿动作的4位异步二进制加法计数器电路图位异步二进制加法计数器电路图例例6.5.2试用试用D-FF构成上升沿触发的构成上升沿触发的4位二进制异步加法计数器。位二进制异步加法计数器。上升沿动作的上升沿动作的4位异步二进制加法计数器电路图位异步二进制加法计数器电路图(2) 异步二进制加法计数器举例异步二进制加法计数器举例?21从以上例子可以看出，若从以上例子可以看出，若cp0的频率为的频率为f0，则，则Q0 ,Q1,Q2,Q3的频率可分别为的频率可分别为 、 、 、 ，这说明计数器具有，这说明计数器具有分频作用，也叫做分频作用，也叫做分频器分频器（Frequency Divider），

15、相对），相对于于 f0 的频率而言，各级输出依次称为二分频、四分频、的频率而言，各级输出依次称为二分频、四分频、八分频、十六分频。八分频、十六分频。021f041f081f0161f图图5.6.4b 下降沿动作的下降沿动作的4位异步二进制加法计数器时序图位异步二进制加法计数器时序图22 计数器中能计到的最大数称为计数器中能计到的最大数称为计数长度或计计数长度或计数容量数容量， n位二进制计数器的计数容量为位二进制计数器的计数容量为2n-1； 称计数器的状态总数称计数器的状态总数N=2n 为计数器的为计数器的模模 (也也称循环长度称循环长度)。在逻辑符号中以。在逻辑符号中以“CTRDIVm”标注

16、标注模的值。模的值。计数长度及模的定义计数长度及模的定义232、异步二进制减法计数器、异步二进制减法计数器(1) 原理说明原理说明 二进制二进制减法计数器规则减法计数器规则：若低位是若低位是1，则再输入一个减法计数脉冲后应翻成则再输入一个减法计数脉冲后应翻成0；若低位已经是若低位已经是0，则再输入一个减法计数，则再输入一个减法计数脉冲后应翻成脉冲后应翻成1，同时向高位发出错位信，同时向高位发出错位信号，使高位翻转。号，使高位翻转。0 01,1,触发高位翻转触发高位翻转 若若将将 T 触发器触发器之间按二进制减法计数之间按二进制减法计数规则连接，就得到二进制减法计数器。规则连接，就得到二进制减法

17、计数器。 一、异步计数器一、异步计数器二进制减法二进制减法:1 1 11 1 01 0 11 0 00 1 10 1 00 0 10 0 024下降沿动作的下降沿动作的3位异步二进制减法计数器电路图位异步二进制减法计数器电路图例：例：下降沿下降沿动作的动作的3位二进制减法计数器原理图如位二进制减法计数器原理图如下图所示：下图所示：2、异步二进制减法计数器、异步二进制减法计数器25下降沿动作的下降沿动作的3位异步二进制减法计数器时序图位异步二进制减法计数器时序图2、异步二进制减法计数器、异步二进制减法计数器iiQcp 26思考：思考：如何用如何用 T 触发器触发器构成构成上升沿上升沿动作的异步动

18、作的异步二进制减法计数器？二进制减法计数器？解答：解答：只需将只需将 T 触发器触发器的的Q端引出作相邻高位端引出作相邻高位的时钟脉冲即可。的时钟脉冲即可。小结：小结：用用 T 触发器触发器构成不同有效沿的异步二进构成不同有效沿的异步二进制加制加/减法计数器的规则是：减法计数器的规则是： 上/下沿 加/减法下降沿动作上升沿动作加法计数器Q减法计数器QQQ 一、异步计数器一、异步计数器27典型的异步十进制加法计数器电路图如典型的异步十进制加法计数器电路图如图图6.5.13所示：所示：图图5.5.13 异步十进制加法计数器电路图异步十进制加法计数器电路图异步十进制加法计数器状态转换图异步十进制加法

19、计数器状态转换图3、异步十进制计数器、异步十进制计数器28cp0顺序顺序触发器状态触发器状态时钟信号时钟信号Q3Q2Q1Q0cp3cp2cp1cp00123456789100000000011000001111000001100110000101010101000101010101000010001000010101010101111111111第第9个个CP，电路状态变为，电路状态变为Q3Q2Q1Q0=1001第第10个个CP，FF00, 触发触发FF30, Q1因因J1=0所以维持所以维持0不变。所以：不变。所以：10010000回顾异步时序逻辑电路分析的方法：29异步十进制加法计数器电路

20、图异步十进制加法计数器电路图 (带进位输出带进位输出)上电路图的状态转换图上电路图的状态转换图30异步计数器异步计数器 优点：优点：结构简单，用结构简单，用T 触发器触发器构成二进构成二进制计数器可不附加任何其它电路；制计数器可不附加任何其它电路； 缺点：缺点：进（错）位信号逐级传递，计数进（错）位信号逐级传递，计数器速度受到限制，频率不能太高；在电路状器速度受到限制，频率不能太高；在电路状态译码时也存在竞争冒险现象。态译码时也存在竞争冒险现象。 一、异步计数器一、异步计数器31优点：优点：时钟时钟CP同时触发计数器中的全部触发器，所同时触发计数器中的全部触发器，所以工作速度快，工作效率高；以

21、工作速度快，工作效率高；缺点：缺点：电路结构相对复杂。电路结构相对复杂。 由由4个个JK触发器组成的触发器组成的4位同步二进制加法计数器的逻辑图位同步二进制加法计数器的逻辑图 二、同步二、同步计数器计数器32分析分析：对于最低位，在每加对于最低位，在每加1时状态都会时状态都会改变。改变。 对于对于其他高位，例如第其他高位，例如第i位，位，若低于若低于i位的各位不全位的各位不全为为1，则第则第i位维持原状态位维持原状态不变；不变；若若低于低于i位的位的各位全都为各位全都为1，则第，则第i位状态必须改变位状态必须改变(01 或或 10)。1 1 0 1 0 1 1 1 1 1 0 1 1 0 0

22、第第1位位第第2位位第第3位位第第4位位 实际实际应用中，同步计数器一应用中，同步计数器一般用般用J-K触发器改装成的触发器改装成的T 触发触发器或器或T触发器组成。若用触发器组成。若用T-FF，则则CP有效时，该翻转的有效时，该翻转的FF输入输入控制端控制端Ti=1, 不该翻转的不该翻转的Ti=0。1、同步二进制加法计数器、同步二进制加法计数器33由逻辑图知，各触发器由逻辑图知，各触发器的驱动方程分别为的驱动方程分别为:J0=K0=T0=1J1=K1=T1=Q0J2=K2=T2=Q0Q1J3=K3=T3=Q0Q1Q2Ti=Q0Q1Qi-1344位同步二进制加法计数器的时序图位同步二进制加法计

23、数器的时序图 从以上例子可以看出，若从以上例子可以看出，若CP的频率为的频率为f0，则则Q0 ,Q1,Q2 ,Q3的频率可分别为的频率可分别为 、 、 、 ，这说明计数器具有分，这说明计数器具有分频作用，也叫做频作用，也叫做分频器分频器（Frequency Divider），相对于），相对于f0的频率而言，各级输出依次称为二分频、四分频、八分的频率而言，各级输出依次称为二分频、四分频、八分频、十六分频。频、十六分频。021f041f081f0161f354位同步二进制加法计位同步二进制加法计数器电路图数器电路图7416174161基本电路图基本电路图进位输出进位输出364位同步二进制加法计数器

24、电路的状态转换表位同步二进制加法计数器电路的状态转换表374位同步二进制加法计数器状态转换图和时序图位同步二进制加法计数器状态转换图和时序图382、同步二进制减法计数器、同步二进制减法计数器4位同步二进制减法计位同步二进制减法计数器电路图数器电路图1 1 0 1 1 0 0 1 1 1 0 1 0 1 1 第第1位位第第2位位第第3位位第第4位位分析：分析：对于最低位，在每减对于最低位，在每减1时状态都会时状态都会改变。改变。 对于对于第第i位，位， 若低于若低于i位的各位位的各位不全为不全为0时，则第时，则第i位位维持原状态维持原状态不变；不变； 若若低于低于i位的各位位的各位全为全为0，则

25、第，则第i位状态位状态必须改变必须改变(01 或或 10)。Ti=Q0Q1Qi-1393、同步二进制、同步二进制可逆计数器可逆计数器4位同步二进制可逆计数器电路图位同步二进制可逆计数器电路图74LS191基本电路图基本电路图当当S=1S=1时，下边三个与非门被封锁，上面三个与非门被时，下边三个与非门被封锁，上面三个与非门被打开，进行打开，进行加法加法计数；计数； 当当S=0S=0时，下边三个与非门被时，下边三个与非门被打开，上面三个与非门被封锁，进行打开，上面三个与非门被封锁，进行减法减法计数；计数； 40 以以8421码同步十进制计数器为例进行分析：码同步十进制计数器为例进行分析： （从设计的角度来分析（从设计的角度来分析）4、同步十进制计数器、同步十进制计数器414、同步十进制计数器、同步十进制计数器13nQ12nQ11nQ10nQ42 以以8421码同步十进制计数器为例进行分析：码同步十进制计数器为例进行分析： （从设计的角度来分析（从设计的角度来分析）8421码同步十进制计数器电路逻辑图码同步十进制计数器电路逻辑图74160基本电路图基本电路图4、同步十进制计数器、同步十进制计数器进位输出进位输出438421码同步十进制计数器电路的状态转换表码同步十进制计数器电路的状态转换表4