数字电路检测题

1、第一章 自测题一、填空题1、（153）10=（10011001 ）2。 2、（123）10=（ 1111011 ）2。3、（103）10=（ 1100111 ）2。 4、（100001100001）8421BCD=（ 861 ）10。5、（01011001）8421BCD=（ 59 ）10。 6、（28）10=（ ）8421BCD。7、（69）10=（ ）8421BCD。 8、（1996）10=（ ）8421BCD。9、（101010）2=（ 42 ）10。 10、（111000）2=（ 56 ）10。11、8421BCD码各位的权分别是 8421 。12、四位二进制数码可以编成 16 个代码

2、，用这此代码表示09十进制数的十个数码（字），必须去掉 6 个代码。二、选择题1. 三位二进制数码可以表示的状态有（ c ）a. 4种；b. 8种；c. 16种。2. 对于灯亮而言，总开关和台灯上开关的逻辑关系为（ a ）a. 与逻辑；b. 或逻辑；c. 非逻辑。3. 信号的周期T与频率f的关系是（ c ）。a. b. T=c. T=4. 信号的角频率w与频率f的关系是（ b ）。a. b. c. 5. 十进制数25转换为二进制数为（ d ）。a. 110001b. 10111c. 10011d. 110016. 十进制数77转化为8421BCD码为（ c ）。a. 1100001b.1110

3、111c. 01110111d.1001101 7. BCD代码为（100011000100）表示的数为(594)10，则该BCD代码为（ c ）。a. 8421BCD码b.余3BCD码c. 5421BCD码d. 2421BCD码8. BCD代码10000001表示的数为(121)8,则该BCD代码为（ a ）。a.8421BCD码b.余3BCD码c. 5421BCD码d. 2421BCD码三、判断题1. BCD码即8421码。（ ）2. 八位二进制数可以表示256种不同状态。（ ）3. 二进制编码只能有于表示数字。（ ）4. 逻辑电路的输出变量与其输入变量之间为一定的逻辑关系。（ ）5. 逻

4、辑变量的取值可以是任意种。（ ）6. 十进制数只能用8421BCD码表示。（ ）7. 任何一个十进制整数都可以用一个任意进制的数来表示。（ ）8. 四位二进制数码有16种组合，其中任意10种组合均可以对应表示十进制数中的十个数码（字）。（ ）9. 在数字电路中，数码是通过电路或元件的状态来表示的。（ ）10. 二进制数1001和二进制代码1001都表示十进制数9。（ ）第二章 自测题一、填空题1. 组成数字逻辑电路的基本单元电路是 逻辑门电路 ，它能够实现 逻辑变量间的某种逻辑运算。2. 集电极开路门电路，简称为 OC门 。3. 典型TTL与非门的阈值电压Vth通常 1.4V 。4. TTL与

5、非门的电压传输特性是指 输出电压随输入电压变化的关系 。5. 异或门是实现 异或逻辑功能 的门电路。6. MOS门电路的优点有 工艺简单，集成度高，抗干扰能力强，功耗低 等。7. MOS集成门电路分为PMOS门和 NMOS门，CMOS门 。8、TTL与非门的平均传输延迟时间tpd是指导通延迟时间与关断延迟时间的平均值。8. TTL与非门的扇出系数No是指 TTL与非门正常运行时间同类门的个数 ，TTL与非门的扇出系数通常为 48 。9. TTL与非门的扇入系数NI是指 TTL与非门输入的个数，通常NI5，若需增加输入端数时可使用 与扩展器 。10. 三态门的三态输出是指输出 高电平，低电平，高

6、阻抗 三种状态。11. 所谓“线与”就是将几个OC门的输出端直接相连，实现 与 的逻辑功能。二、选择题1. 典型的五管TTL与非门，当输入端有低电平时，多发射极三极管处于（ b ）a 截止状态；b. 深度饱和状态；c. 放大状态。2. 两输入与非门，使输出F=0的输入变量取值的组合为（ d ）a. 00；b. 01；c. 10d. 11。3. MOS与非门多余输入端的处理办法是（ b ）a. 悬门；b.接高电位；c. 接地。4. MOS或非门多余输入端的处理办法是（ c ）a. 接高电平；b. 悬空；c. 接低电平。5. 为实现“线与”逻辑功能，应选用（ b ）a. 与门；b. OC门；c.

7、异或门。6. TTL三态逻辑门的逻辑符号如下图所示，E端为控制端，低电平控制有效的是（ b ）图a图ba. 图（a）；b. 图（b）。7. 按正逻辑体制，与下面真值表相对应的逻辑门应是（ a ）a. 与门；b. 或门；c. 异或门。输入A B输出F输入A B输出 F 0 0 0 1 0 0 0 1 0 1 0 18. 电路如图，TTL门电路带同类门的个数为N，其低电平输入电流为1.5mA，高电平输入电流为10A，最大灌电流为15mA，最大拉电流为400A ，则（ b ）。a.N=5b.N=10C.N=20d.N=40三、判断题1. 非门输出电压的大小与输入电压的大小成比例。（）2. TTL与非

8、门与CMOS与非门的逻辑功能不一样。（ ）3. TTL门电路的额定电源电压VCC为正5V，使用时极性不能接反。（ ）4. CMOS电路CC4000系列的电源电压值VDD为318V。（ ）5. 可将TTL与非门多余输入端经电阻接正5V电源。（ ）6. 可将TTL或非门多余输入端接地。（ ）7. 多个三态门的输出端相连于一总线上，使用时须只让一个三态门传送信号，其他们处于高阻状态。（ ）8. TTL与非门采用复合管作输出级的负载电阻，可提高TTL与非门的带负载能力。（ ）9. 三输入与非门，当其中一个输入端的值确定后，输出端的值就能确定。（ ）10. 可将与非门的输入端并联后作非门使用。（ ）11

9、. 门电路具有多个输入端和多个输出端。（ ）12. 典型TTL门电路输出的高电平为5V、低电平为2V。（ ）四、写出图示电路的逻辑函数表达式： （a）(b) (c)(d)(e)解：a图：若为TTL门电路，则输出表达式为F=1；若为CMOS门电路，则输出表达式为F=1.b图：输出表达式为：。c图：输出表达式为：。d图：输出表达式为：。e图：F=AB+C五、按要求画波形已知逻辑图及输入波形如图所示，试分别画出各自的输出波形。第三章 自测题一、填空题1. 逻辑代数是分析和设计 数字电路 的数学工具。2. 逻辑代数中的变量有 两 种取值，而且其取值没有 数量 的概念。3. 逻辑代数研究的基本问题是 条

10、件与结论 之间的因果关系，这一关系称为 逻辑关系 。4. 表示逻辑关系的方式有 逻辑表达式真值表卡诺图逻辑图时序图（波形图） 五种。5. 逻辑代数中的基本运算有 与运算或运算非运算 。6. 实现基本逻辑运算功能的电路分别是 与门电路 或门电路 非门电路 。7. 用1表示高电平用0表示低电平 称之为正逻辑，反之，则称为负逻辑。8. 在F=AB+CD的真值表中，F=1的状态有 7 个。9. 在F=AB+C的真值表中，F=1的状态有 5 个。10. 从结构上看，组成组合逻辑电路的基本单元是 逻辑门电路 。11. 组合逻辑电路的输出状态，仅与 当时的输入 有关而与电路 原来的状态 无关。二、选择题1.

11、 如果采取负逻辑分析，正与门即（ b ）a. 负与门；b. 负或门；c. 或门。2. 与或表达式等于（ c ）a. ；b. ；c. A+B。3. 与或非表达式等于（ b ）a. ；b. ；c. 。4. 与非表达式等于（ b ）a. ；b. ；c. 。5. 下列等式中，正确的是（ a ）a. ；b. 。6. n个变量的逻辑涵数，其全部最小项有（ c ）a. n个；b. n+2个；c. 2n个。7. 在下列函数中，F恒为0的是（ c ）。8. 逻辑函数的最小项标准形 式为( a )。三、采用代数法化简下列逻辑函数式四、采用卡诺图化简下列逻辑函数表达式解： 五、按要求完成下列题目1、判断函数X、Y间

12、的逻辑关系2、已知函数X、Y，求X+Y解：1、X、Y的卡诺图如下： 2、X+Y的卡诺图如下： 所以：X和Y是相等的。 所以：X+Y=1第四章 自测题一、填空题1. 加法器的功能是完成二进制数的 加法 运算。2. 半加器只考虑加数和被加数相加，以及 向高位进位 不考虑 低位来的进位。3. 全加器不仅考虑加娄和被加数相加，以及向高位进位，还考虑低位来的进位。4. 二十进制码简称为 BCD 码。5. 8421码是一种常用BCD码，该编码从高位到低位对应的权值分别为23222120 所以称为8421码。6. 所谓编码是指 用文字、符号或数字等表示特定对象的 过程。7. 所谓编码器是指 完成编码操作 的

13、数字电路。8. 编码器的输入是 被编码的信号 ，编码器的输出是 相应的代码 。9. 二进制编码器就是 将一般的信号编为二进制代码 的数字电路。10. 优先编码器允许几个信号 同时输入 ，而电路对 其中优先级别最高的优先编码 。11. 用四位二进制数码可以编成 16个代码，若编制BCD码，必须去掉6个代码。12. 译码是编码的 逆 过程。13. 译码器的输入是 二进制代码 ，输出是 表示代码特定含意的信号 。14. 数字显示译码是将 代码所代表的含意译出 去控制数字显示器工作。15. 与非门译码器的优点是 电路简单，带负载能力强 ；当输入逻辑变量6时应采用的 分级译码 方式。16. 数据选择器能

14、从 多路数据中选择一路 进行传输，四选一数据选择器可以从 四路中选择出 一路数据 进行传输。 二、选择题1. 下列器件中属于组合逻辑电路的是（a）a. 编码器；b. 触发器；c. 计数器。2. 既考虑低位进位，又考虑向高位进位，应选应（a ）a. 全加器；b. 半加器。3. 七段显示译码器，当译码器七个输出端状态为abcdefg=0110011时（高电平有效），输入定为（c）a. 0011；b. 0110；c. 0100。4. 若译码/驱动器输出为低电平时，显示器发光则显示器应选用（b）a. 共阴极显不器；b.共阳极显示器。5. 对8421BCD码进行译码应选用（ b ）a. 3线8线译码器；

15、b. 4线10线译码器。6. 下列数码均代表十进制数4，其中按余3码编码的是（c ）a. 1011；b. 0110；c. 0111。7. 欲使一路数据分配到多路装置应选用（c ）a. 编码器；b. 选择器；c. 分配器。三、判断题1. BCD码即为8421码。（ ）2. 8421码属于BCD码。（）3. 余3码属于BCD码。（）4. 格雷码是有权码。（ ）5. 组合逻辑电路具有记忆功能。（ ）6. 二进制数1001和二进制代码1001都表示十进制数9。（ ）7. 显示器的作用仅显示数字。（ ）8. 译码器可以是一种多路输入、多路输出的逻辑部件。（）9. 编码是将汉字、字母、数字等按一定的规则组

16、成代码，并赋于每个代码一定含意的过程。（）10. 电话交换机具有译码的功能。（）11. 数字电路中最基本的运算电路是加法器。（）12. 构成组合逻辑电路必须有触发器。（ ）13. 数据分配器和数据选择器的功能相反。（）14. 带使能端的译码器可作数据分配器使用。（）四、电路分析1下图为双4选1数据选择器构成的组合逻辑电路，输入量为A、B、C，输出逻辑函数为F1，F2，试写出其逻辑表达式。 2分析下图的逻辑功能。3逻辑电路如图所示，当开关S拨在“1”位时，七段共阴极显示器显示何种字符（未与开关S相连的各“与非”门输入端均悬空）。1。2。3共阴接法，输出ag为高电平时，发光二极管发光，由电路已知，

17、ag均为高电平，故显示字符为“8”。五、综合题设计一个全减器，设被减数和减数分别为变量A、B，低位向高位的借位信号为V。本位的差为D，本位向高位的借位为Y。试列出真值表，写出表达式。然后按要求完成下列问题：1. 用3/8译码器74138和附加门电路实现。2. 用八选一数据选择器74151实现。 A B VDY0 0 0000 0 1110 1 0110 1 1011 0 0101 0 1001 1 0001 1 1111. 真值表如下所示。2. 表达式：，。3. 按要求回答如下。 第五章 自测题一、填空题1. 触发器按结构分类可有基本R-S触发器，同步R-S触发器，主从触发器和 维持阻塞触发器

18、 四种。按逻辑功能分类可有R-S触发器，D触发器，J-K触发器，T触发器、和T触发器 五种。2. 描述触发器逻辑功能的方法有状态转换真值表，特性方程，状态转换图 。3. 防止空翻的触发器结构有 主从结构，维持阻塞结构 。4. 触发器的基本性质有两个稳态，在触发信号作用下可实现状态的改变，有记忆功能。5. 从结构上看，时钟同步R-S触发器是在基本R-S触发器的基础上增加了 两个控制门 构成的。6. 基本R-S触发器输入端、之间的约束条件是 S+R=1 ，同步R-S触发器S、R之间的约束条件是 SR=0 。7. 从结构上看主从结构的触发器是由主触发器和 从触发器 组成。其工作时受时钟脉冲CP控制，

19、CP=1时 接收输入信号，CP=0时 触发器翻转 。8. J-K触发器的逻辑功能有 置0，置1，翻转（计数），保持 。俗使端应为 0 ，K端应为 1 。9. J-K触发器存在着 一次翻转 现象，它的危害 降低了主从J-K触发器的抗干扰能力 。10. 用TTL与非门构成的基本R-S触发器的翻转时间为 t=2tpd 。同步R-S触发器翻转完毕需要的时间为 t=3tpd 。11. 从CP脉冲前沿到达时起到触发器翻转完毕的时间称为 传输时间tp 。12. CP脉冲前沿到达后，要求触发信号D在一定时间内维持不变，这段时间称为 保持时间th 。13. 触发信号D超前于CP脉冲前沿建立稳定值所需的时间称为

20、建立时间tset 。14. 右图所示为用与非门构成的基本R-S触发器，如果初态为0，当时，则触发器输出Q端为 0 状态、端为 1 状态；若时，Q为 1 状态，端为 0 状态。15. 右图所示为用与非门构成的同步R-S触发器，若时钟脉冲CP=0、R=0、S=1，则C门D门输出均为 1 ，触发器的状态 不 变化；当CP=1时，C门输出为 0 。D门输出为 1 ，此时Q端为 1 状态，端为 0 状态。16. J-K触发器的逻辑符号如图所示 1 、J应为 1 、K应为 1 。二、选择题1. 有一位二进制数码（信号）需暂时存放应选用的器件是（ a ）a. 触发器；b. 选择器。2. 图2所示为触发器逻辑

21、符号，要使触发器翻转，时钟脉冲须为（ b ）a. 负跳变；b. 正跳变。 图2 图33. 图3中，A=1、Qn=0, 当CP=1时Qn+1应是（ a ）a. Qn+1=1b. Qn+1=0。4. J-K触发器在CP脉冲作用下，欲使Qn+1=1，则必须使（ c ）a. J=0K=0；b. J=0K=1；c. J=1K=0;d. J=1K=1。5. D触发器在CP脉冲作用下，欲使Qn+1=1，则必须使（ b ）a. D=0；b. D=1。6. 如图所示D触发器构成触发器应该（ b ）a. 将Q端与D端连接；b. 将端与D端连接。7. 将J-K触发器转换成D触发器，下图所示虚线框中应是（ b ） a

22、. 与门；b. 非门；c. 或门。8. 下图所示各触发器在CP脉冲作用下可改变原状态的翻转触发器是（ a ）a. 图（a）；b. 图（b）。8、图(a) 图(b) 9、 图(a) 图(b)9. 下图所示各触发器，在CP脉冲作用下，可保持的触发器是（ b ）a. 图（a）；b. 图（b）。10. 某触发器的状态转换图如图所示，该触发器应是（ c ）a. JK触发器；b. 钟控R-S触发器；c. D触发器。11. 某触发器的状态转换图如图所示，该触发器应是（ b ）a. JK触发器；b. 钟控R-S触发器；c. D触发器。12. 某触发器的特性方程，该触发器应是（ c ）a. D触发器；b. J-

23、K触发器；c. T触发器。13. 电路如图所示，该触发器的初态为0，经2个CP脉冲后，Q端的状态应是（ a ）a. Qn=0；b. Qn=1。14. 由2个D触发器组成的电路如图所示，设定初态，经3个CP脉冲作用后，触发器的状态应是（ c ）a. 00；b. 01；c. 10；d. 11。三、判断题1. 具有记忆功能的各类触发器是构成时序电路的基本单元。（ ）2. 基本R-S触发器有0或1两种状态。 （ ）3. 当时无论触发器初态如何，触发器被置1。（ ）4. 在CP脉冲作用下，某触发器的功能如下表所示，该触发器定为D触发器。（ ）5. 在CP脉冲作用下，某触发器的功能下表所示，该触发器定为R

24、-S触发器。（ ）3题表 4题表 7题图6. T触发器的特性方程为；（ ）D触发器的特性方程为。（ ）7. 某触发器的状态转换图如图所示，该触发器定为D触发器。（ ）8. 主从J-K触发器的是直接置0、置1端，欲从端将该触发器置1，还必须有CP脉冲的下降沿配合。（ ）9. 维持阻塞D触发器的直接置位、复位端通常（不用时）要接高电平。（ ）四、分析题1、试完成下列各触发器的转换：（1）将J-K触发器转换成T触发器。（2）将D触发器转换成T触发器。2、逻辑电路如图所示，D 触发器的状态表，并根据C脉冲及D的波形画出输出Q的波形（设Q的初始状态为“0”）。3、设负边沿JK触发器的初始状态为0，CP、

25、J、K信号如图所示，试画出Q端的波形。四、分析题解答1（1）将J-K触发器转换成T触发器。 （2）将D触发器转换成T触发器。 2解答如下：3波形图如下：第六章 自测题一、填空题1数字逻辑电路常分为组合逻辑电路和 时序逻辑电路 两种类型。2时序逻辑电路是指任何时刻电路的稳定输出信号不仅与当时的输入信号有关，而且与 电路的初态 有关。3时序逻辑电路由 组合电路和存贮电路 两大部分组成。4时序逻辑电路按状态转换的方式来分，可分为 同步时序电路和异步时序电路 两大类。5 时序逻辑电路按输出的依从关系来分，可分为 米利（Mealy）型电路和莫尔（Moore）型电路 两种类型。6 同步时序电路有两种分析方

26、法，一种是 表格法 ；另一种是 代数法 。7 同步时序电路的设计过程，实为同步电路分析过程的 逆 过程。8 异步时序逻辑电路可分为 脉冲异步时序电路 和 电平异步时序电路 。二、判断题1时序电路无记忆功能。（ ）2从电路结构看，时序电路仅由各种逻辑门组成。（ ）3从电路结构看，各类触发器是构成时序电路的基本单元。（ ）4电路误入无效循环状态，在CP脉冲作用下，可以返回到有效循环的电路具有自启动。（ ）5同步时序电路的设计又称同步时序电路的综合。（ ）三、电路分析题1 逻辑电路如图所示，试分析该电路的逻辑功能。2逻辑电路如图所示；1）写出时钟方程；2）写出驱动方程；3）求解状态方程；4）列写状态

27、表；5）已知C脉冲波形，画出输出，的波形，判断该计数器是加法还是减法？是异步还是同步？（设，的初始状态均为“00”）。3电路如图所示，试画出各点的波形。 波形图如下：三、分析题解答1解答如下：时钟方程： 输出方程：驱动方程：求状态方程：JK触发器的特性方程：将各触发器的驱动方程代入，即得电路的状态方程：计算、列状态表 画状态图、时序图 有效循环的6个状态分别是05这6个十进制数字的格雷码，并且在时钟脉冲CP的作用下，这6个状态是按递增规律变化的，即：000001011111110100000所以这是一个用格雷码表示的六进制同步加法计数器。当对第6个脉冲计数时，计数器又重新从000开始计数，并产

28、生输出Y1。21）CP0=C，（下降沿触发） CP1=Q0n（下降沿触发）2）3）状 态 表 波 形 图功能：4位二进制异步加法计数器四、时序逻辑电路的综合设计一个按自然态序变化的7进制同步加法计数器，计数规则为逢七进益，产生一个进位输出。解：建立原始状态图：因需用3位二进制代码，选用3个CP下降沿触发的JK触发器，分别用FF0、FF1、FF2表示。由于要求采用同步方案，故时钟方程略。输出方程： 电路图如下：检查电路能否自启动：将无效状态111代入状态方程计算：可见111的次态为有效状态000，电路能够自启动。第七章 自测题一、填空题1. 计数种类繁多，若按计数脉冲的输入方式不同，可分为 同步

29、计数器，异步计数器 两大类。2. 按计数器进制不，可将计数器为二进制计器，十进制计数器，任意进制计数器。3. 按计数器数增减情况不同，可将计数器为加法计数器,减法计数器,可逆计数器4. 二进制计数器是逢二进一的，如果把n个触发器按一定的方式连接起来，可构成 n位二进制计数器 。5. 一个十进制加法计数器需要由 4个 J-K触发器组成。6. 三位二进制计数器累计脉冲个数为23；四位二进制计数器累计脉冲个数为 24。7. 寄存器可暂存各种数据和信息，从功能分类，通常将寄存器分为 数码寄存器 和 移位寄存器 。8. 数码输入寄存器的方式有 串行输入，并行输入 ；从寄存器输出数码的方式有 串行输出，并

30、行输出 。二、选择题1. 有一组代码需暂时存放，应选用（ b ）a. 计数器；b. 寄存器。2. 清零后的四位移位寄存器，如果要将四位数码全部串行输入，需配合的CP脉冲个数为（ c ）a. 2；b. 8；c. 4。3. 构成同步二进制计数器一般应选用的触发器是（ c ）a. D触发器；b. R-S触发器；c. J-K触发器。4. 用三个D触发器组成的扭环计数器有效循环状态数为（ b ）a. 3个；b. 6个；c. 8个。5. 构成四位寄存器应选用（ b ）a. 2个触发器；b. 四个触发器。6. 某同步时序电路的状态转换图如图所示，该时序电路是（ a ）a. 同步五进制计数器；b. 同步四进制

31、计数器；c. 同步八进制计数器。三、判断题1具有移位功能的寄存器，称为移位寄存器。（ ）2数码寄存器，只具有寄存器数码的功能。（ ）3所谓计数器就是具有计数功能的时序逻辑电路。（ ）4计数器可以作分频器。（ ）5计数器具有定时作用。（ ）6三位二进制加法计数器，最多能计6个脉冲信号。（ ）7通常将二进制计数器与五进制计数器上串，可得到十进制计数器，若将十进制计数器与六进制计数器相串，可得十六进制计数器。（ ）8同步二进制计数器是构成各种同步计数器的基础，适当修改激励方程，则可得到各种同步N进制计数器。（ ）9几个D触发器组成的环形计数器，有效循环状态为2n。（ ）四、电路分析题1 逻辑电路如图

32、所示，试画出该电路的波形图。 解答如下：时钟方程：，下降沿触发翻转输出方程：驱动方程：，所以3个触发器都应接成T型。画状态图、时序图2二进制异步计数器之间有何连接规律？ 连接规律如下：3简述同步计数器和异步计数器的性能评价。答：1）与异步计数器相比，同步计数器的电路结构要复杂得多；2）同步计数器的各触发器受到同一时钟脉冲控制，决定各触发器状态的条件（J、K状态）也是并行产生的，所以该计数器的最端输入脉冲的周期为一级触发器延迟时间，与异步计数器比较，其速度提高了很多；3）由于各个触发器的状态几乎是同时改变的，在译码显示时，不易产生差错；4）在同步计数器中，由于全部触发器都由同一个脉冲源来驱动，要

33、求脉冲源具有较大的功率。4分析下图为几进制？答：该电路为一个12进制计数器。5下图是几进制计数器?答：该电路为8进制计数器。五、时序电路的综合用7490设计一个37进制的计数器。附：7490的功能端：解：逻辑电路的综合第八章 自测题一、选择题1只读存储器ROM的功能是（ A ）。A只能读出存储器的内容，且掉电后仍保持B只能将信息写入存储器C可以随机读出或存入信息D只能读出存储器的内容，且掉电后信息全丢失2.将1K4ROM扩展为8K8ROM需要1K4ROM（ C ）。A.4片B.8片C.16片D.32片316K8RAM，其地址线和数据线的数目分别为（ D ）。A8条地址线，8条数据线B.10条地

34、址线，4条数据线C.16条地址线，8条数据线D.14条地址线，8条数据线 4PLA的特点是（ A ）。A与、或阵列均可编程B与阵列可编程，或阵列不可编程C与阵列不可编程，或阵列可编程D与、或阵列均不可编程 5存储器的两个重要指标是（ D ）。A速度与时延B功耗与集成度C容量与价格D存储容量和存取时间 6下面说法错误的是（ B ）。AI2L电路具有较小的功耗时延积B双极型电路的优点是功耗小，集成度高，但速度慢CMOS存储器有PMOS、NMOS和CMOS三种7下面说法错误的是（ C ）。ARAM分为静态RAM和动态RAMBRAM指在存储器中任意指定的位置读写信息C译码电路采用CMOS或非门组成8下

35、面说法错误的是（ A ）。AROM属于同步时序电路BROM可分为掩膜ROM、PROM和EPROMC静态和动态RAM都具有易失性9下面说法错误的是（ A ）。A掩膜ROM只能改写有限次BPROM只能改写一次CEPROM可改写多次10下面说法错误的是（ A ）。ARAM是一种组合逻辑电路，具有记忆功能B静态RAM用触发器记忆数据C动态RAM靠MOS管栅极电容存储信息二、简答题1 指出存储器按功能有哪些分类？2 ROM有哪些分类？3指出下列存储系统各具有多少个存储单元，至少需要几根地址线和数据线？（1）64K1(2)256K4(3)1M1(4)128K81 按功能分有：（1）RAM：在工作时既能从中

36、读出（取出）信息，又能随时写入（存入）信息，但断电后所存信息消失（易失性）。RAM又可分为静态RAM（SRAM）和动态RAM（DRAM）。（2）ROM：在工作时主要用于读出信息，写入的信息不随意改写，断电后其所存信息在仍能保持（非易失性）。ROM又可分为固定ROM、可编程ROM。2ROM可分为以下几类：（1）掩模型ROM (Mask ROM)：(工厂编程)用户提交码点,在工厂编程（2）可编程ROM (PROM)：(用户一次编程)出厂保留全部熔丝，用户可编程但不可改写（3）可改写RO (EPROM)：(用户多次编程)，光可改写(UVEPROM)；电可改写(E2PROM)3解答如下：(1) 64K

37、1：存储单元：64k；地址线：64K=216，16根；数据线：1根。(2) 256K4：存储单元：1M；地址线：256K=218，18根；数据线：4根。(3) 1M1：存储单元：1M；地址线：1M=220，20根；数据线：1根。(4) 128K8：存储单元：1M；地址线：128K=217，20根；数据线：1根。三、电路分析与设计1用一片128K8位的ROM实现各种码制之间的转换。要求用从全0地址开始的前16个地址单元实现8421BCD码到余3码的转换；接下来的16个地址单元实现余3码到8421BCD码的转换。1转换电路图如下：2电路图如下，请写出存储单元的内容。解：存储单元的内容如下：3 存储

38、器容量的扩展，请用10241的存储器芯片扩展成容量为10248的存储容量。解：电路如下图所示：4 存储器容量的扩展，请用2564的存储器芯片扩展成容量为10248的存储量。解：电路如下图所示：5 用ROM实现组合逻辑函数。解：按A、B、C、D排列变量，并将Y1、Y2扩展成为4变量的逻辑函数。把逻辑函数变换为最小项表达式，如下：选择ROM，画阵列图（如上图）6 用PLA实现下列函数：解：用PLA实现下列函数的电路如下图所示：第九章 自测题一、填空题1通常把作用时间知促的电信号称为 脉冲信号 。2 从广义上讲，一切非正弦的带有突变特点的电信号，统称为 脉冲信号 。3 脉冲信号的主要参数有脉冲周期、

39、脉冲幅度，脉冲宽度，上升时间和下降时间。4 脉冲电路中，三极管理工作在 饱和（或截止） 状态时，相当于开关 接通（或断开） ，工作在 截止（或饱和） 状态时，相当于开关 断开（或接通） ，所以，三极管可以作开关使用。5 RC微分电路的输出电压是从 电阻 两端取出的，且要求t=RC 远小于 tk（脉冲宽度）。6 反相器的输入信号为高电平时，其中三极管处于 饱和 状态，反相器输出信号为 低电平 。7 自激多振荡器不需外加触发信号，就能自动的输出 矩形脉冲 。8 单稳态触发器的主要用途是 脉冲整形，延时，定时等 。二、选择题1将矩波变换为正、负尖脉冲，需选用（ a ）a. RC微分电路；b. RC积

40、分电路；c. 施密特电路。2将三角波变换为矩阵波，需选应用（ b ）a. 单稳态电路；b. 施密特电路；c. RC微分电路。3将矩形波变换三角波，需用（ c ）a. RC微分电路；b. RC耦合电路；c. RC积分电路。4下列电路中，能用于信号幅度鉴别、波形变换和整形的电路是（ b ）a. 双稳态电路；b. 施态特电路；c. 多谐振荡器。三、判断题1分立元件构成的自激多谐振荡器的输出信号，可以从任一管子的集电极取出，但两边输出信号的极性相反。（ ）2反相器的输出电压u0与输入电压ui的大小成正比。（ ）3反相器的加速电容可以使三极管截止的更可靠。（ ）4多谐振荡器常作为脉冲信号源使用。（ ）5射极耦合双稳态触发器有两个不依靠外加信号作用的稳定状态。（ ）6数字电路中的脉冲信号都是由自激多谐振荡器直接产生的。（ ）7只要改变多谐振荡器中R、C的值，就