计数计时器的VHDL设计

1、计数/计时器的vhdl设计本课要解决的问题：n一般计时器的vhdl描述；n六十进制计数器和计时器的vhdl设计；n二十四进制计时器的vhdl设计；n数字钟的vhdl设计。一、 计数器的作用n在时钟的驱动下，对输入脉冲进行计数；如果输入的脉冲为时钟脉冲，就成为计时器。n当计数值达到一定数值，计数器产生进位输出，并复位。 二、计数器的设计(p63-67)n简单计时器的设计；n六十进制计数器和计时器的设计；n二十四进制计时器的设计；n数字钟的设计。n最简单的计时器entity cnt4 is port ( clk : in bit ; q : buffer integer range 15 down

2、to 0 ) ; end ; architecture bhv of cnt4 is begin process (clk) begin if clkevent and clk = 1 then q = q + 1 ; end if; end process ;end bhv; buffer模式才可以读取在时钟clk信号的驱动下q对时钟信号clk进行计数；由于q为buffer模式，所以可以读取q的值【例3-19】表式表式q = q + 1q = q + 1的右项与左项并非处于相同的时刻内，对于时序电的右项与左项并非处于相同的时刻内，对于时序电路，除了传输延时外，前者的结果出现于当前时钟周期；后

3、者，即路，除了传输延时外，前者的结果出现于当前时钟周期；后者，即左项要获得当前的左项要获得当前的q + 1q + 1，需等待下一个时钟周期。，需等待下一个时钟周期。 时钟信号到来？时钟信号到来？q计数加计数加1结束结束 library ieee ; use ieee.std_logic_1164.all ; use ieee.std_logic_unsigned.all ; entity cnt4 is port ( clk : in std_logic ; q : out std_logic_vector(3 downto 0) ) ; end ; architecture bhv of c

4、nt4 issignal q1 : std_logic_vector(3 downto 0); begin process (clk) begin if clkevent and clk = 1 then q1 = q1 + 1 ; end if; end process ; q 0) ; elsif clkevent and clk=1 then if en = 1 then if cqi 0); end if; end if; end if; if cqi = 9 then cout = 1; else cout = 0; end if; cq 0) 为省略赋值方式，对cqi清零检测是否允

5、许计数允许计数允许计数, 检测是否小于检测是否小于9大于大于9，计数值清零，计数值清零计数大于等于9，输出进位信号将计数值向端口输出library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity bcd60count isport(clk, bcd1wr, bcd10wr, cin: in std_logic; co: out std_logic; datain: in std_logic_vector(3 downto 0); bcd10n: buffer std_logic_vector(2 d

6、ownto 0); bcd1n: buffer std_logic_vector(3 downto 0);end bcd60count;【六十进制计数器】|实体n 六十进制计数器的设计clk: 时钟端；bcd1wr, bcd10wr: 计数初值的个位和十位允许写入端；datain: 计数初值输入端；bcd1n, bcd10n: 计数值的个位输出和十位输出；co: 计数值进位输出。|结构体architecture behave of bcd60count isbeginend behave;process(clk, bcd1wr)beginif(bcd1wr=1) then bcd1n=data

7、in;elsif(clkevent and clk=1) then if(cin=1) then if(bcd1n=“1001”) then bcd1n=0000; else bcd1n=bcd1n+1; end if; end if;end if;end process;process (bcd10n, bcd1n, cin)beginif(cin=1 and bcd1n=“1001” and bcd10n=“101”) then co=1;else co=0;end if;end process;process(clk, bcd10wr)beginif(bcd10wr=1) then bc

8、d10n=datain(2 downto 0);elsif(clkevent and clk=1) then if(cin=1 and bcd1n=“1001”) then if(bcd10n=“101”) then bcd10n=000; else bcd10n=bcd10n+1; end if; end if;end if;end process;process(clk, bcd1wr)beginif(bcd1wr=1) then bcd1n=datain;elsif(clkevent and clk=1) then if(cin=1) then if(bcd1n=“1001”) then

9、 bcd1n=0000; else bcd1n=bcd1n+1; end if; end if;end if;end process;进程处理个位计数bcd1wr为1时,对个位bcd1n进行置位在时钟信号驱动下,当进位输入cin为1时,若bcd1n为9则归零;否则bcd1n加1计数process(clk, bcd10wr)beginif(bcd10wr=1) then bcd10n=datain(2 downto 0);elsif(clkevent and clk=1) then if(cin=1 and bcd1n=“1001”) then if(bcd10n=“101”) then bcd

10、10n=000; else bcd10n=bcd10n+1; end if; end if;end if;end process;进程处理十位计数bcd10wr为1时,对十位bcd10n进行置位在时钟信号驱动下,当进位输入cin为1时, 个位bcd1n为9，若十位bcd10n为5, 则bcd10n归零;否则bcd1n加1计数process (bcd10n, bcd1n, cin)beginif (cin=1 and bcd1n=“1001” and bcd10n=“101”) then co=1;else co=0;end if;end process;进程处理进位输出当个位bcd1n为9,

11、十位bcd10为5, 即计数值为59时,若cin为1表示再来一个进位输入需要计数,则计数器有进位要输出六十进制计时器六十进制计时器library ieee;use ieee.std_logic_1164.all;entity clk_s isport(clk: in std_logic; q1: buffer integer range 0 to 9; qt: buffer integer range 0 to 6; co: out std_logic);end clk_s;architecture behav of clk_s isbeginprocess(clk)beginif(clkev

12、ent and clk=1) then if(q1=9) then q1=0; else q1=q1+1; end if;end if;end process;process(clk,q1)beginif(clkevent and clk=1) then if(q1=9) then if(qt=5) then qt=0; else qt=qt+1; end if; end if;end if;end process;process(clk, q1, qt)beginif(clkevent and clk=1) then if(qt=5 and q1=9) then co=1; else co=

13、0; end if;end if;end process;end behav;二十四进制计数器entity clk_h isport(clk: in bit; q1: buffer integer range 0 to 9; qt: buffer integer range 0 to 2; co: out bit);end clk_h;n二十四进制计数器的设计architecture a_clk_h of clk_h isbeginprocess(clk, qt)beginif (clkevent and clk=1) then if (qt=2 and q1=3) then q1=0; el

14、sif (q1=9) then q1=0; else q1=q1+1; end if;end if;end process;process(q1, clk)beginif (clkevent and clk=1) then if(q1=3) then if (qt=2) then qt=0; end if; elsif (q1=9) then qt=qt+1; end if;end if;end process;process(q1, qt, clk)beginif (clkevent and clk=1) then if (q1=3 and qt=2) then co=1; else co=

15、0; end if;end if;end process;end a_clk_h;n实验: 数字钟的设计六十进制计数器 (秒)六十进制计数器 (分)二十四进制计数器 (小时)基准脉冲秒进位分进位秒显示分显示小时显示三、分频器n 分频器以计数器为基础实现；n 对输入脉冲进行计数，输入为n个脉冲时，输出为1个脉冲，输出信号即对输入信号进行n分频。输入n个脉冲输出1个脉冲entity cnt4 is port ( clk : in bit ; q : buffer integer range 15 downto 0 ； cout: out bit ) ; end ; architecture bhv

16、 of cnt4 is begin process (clk) begin if clkevent and clk = 1 then if q=4 then q=0; else q = q + 1 ; end if; end if; if q =4 then cout = 1; else cout =4 then q:=0; else q := q + 1 ; end if; end if; if qp then cout = 1; else cout = 0; end if; end process ;end bhv; n占空比为50%的偶数倍分频器：n方案一：当计数器计数到n/2-1时，输

17、出信号翻转，同时计数器复位；n方案二：计数器为0n/2-1时，输出信号为0；计数器为n/2n-1时，输出信号为1。50%占空比的6分频器library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_arith.all;use ieee.std_logic_unsigned.all;entity clk_div1 isport(clk_in:in std_logic; clk_out:out std_logic);end clk_div1;第一种方案：architecture a of clk_div1 issignal clk_outq

18、: std_logic:=0;signal countq:std_logic_vector(2 downto 0):=“000”；begin process(clk_in) begin if(clk_inevent and clk_in=1) then if(countq/=2)then countq=countq+1; else clk_outq=not clk_outq; countq0); end if; end if; end process;clk_out=clk_outq;end a;第二种方案：architecture b of clk_div1 issignal countq:

19、std_logic_vector(2 downto 0);begin process(clk_in) begin if(clk_inevent and clk_in=1) then if(countq5) then countq=countq+1; else countq0); end if; end if; end process; process(countq) begin if (countq3) then clk_out=0; else clk_out=1; end if; end process;end b;n占空比50%的奇数倍分频器： 欲实现占空比为50%的2n+1分频器，则需要对待分频时钟上升沿和下降沿分别进行n分频，然后将两个分频所得的时钟信号相或得到占空比为50%的2n+1分频器。library ieee;use