集成电路设计方法--复习提纲

1、1. 什么叫IC 的集成度？目前先进的IC规模有多大？集成度就是一块集成电路芯片中包含晶体管的数目，或者等效逻辑门数2012年5月 71亿晶体管的NVIDIA的GPU 28nm2. 什么叫特征尺寸？特征尺寸通常是指是一条工艺线中能加工的最小尺寸，反映了集成电路版图图形的精细程度，如MOS晶体管的沟道长度，DRAM结构里第一层金属的金属间距（pitch）的一半。3. 目前主流的硅圆片直径是多少？12英寸4. 什么叫NRE(non-recurring engineering)成本?支付给研究、开发、设计和测试某项新产品的单次成本。在集成电路领域主要是指研发人力成本、硬件设施成本、CAD工具成本以及

2、掩膜、封装工具、测试装置的成本，产量小，费用就高。5. 什么叫recurring costs？重复性成本，每一块芯片都要付出的成本，包括流片费、封装费、测试费。也称可变成本，指直接用于制造产品的费用，因此与产品的产量成正比。包括：产品所用部件的成本、组装费用以及测试费用。6. 什么叫有比电路？靠两个导通管的宽长比不同，从而呈现的电阻不同来决定输出电压，它是两个管子分压的结果，电压摆幅由管子的尺寸决定。7. IC制造工艺有哪几种？双极型模拟集成电路工艺、CMOS工艺、BiCMOS工艺8. 什么叫摩尔定律？摩尔定律面临什么样的挑战？当价格不变时，积体电路上可容纳的电晶体数目，约每隔24个月（现在普

3、遍流行的说法是“每18个月增加一倍”）便会增加一倍，性能也将提升一倍；或者说，每一美元所能买到的电脑性能，将每隔18个月翻两倍以上。面临面积、速度和功耗的挑战。9. 什么叫后摩尔定律？ 后摩尔定律下IC设计面临哪些挑战？解决方案？多重技术创新应用向前发展，即在产品多功能化(功耗、带宽等)需求下，将硅基CMOS和非硅基等技术相结合，以提供完整的解决方案来应对和满足层出不穷的新市场发展。挑战：a单芯片的处理速度越来越快，主频越来越高，热量越来越多b.互联线延迟增大解决方案：1.多核、低功耗设计2.3D互联、无线互联、光互连延续摩尔定律“尺寸更小、速度更快、成本更低”，还会利用更多的技术创新：节能、

4、环保、舒适以及安全性架构：多核 散热：研发新型散热器 更薄的材料：用碳纳米管组装而成的晶体管速度更快的晶体管：超薄石墨烯做的晶体管 纳米交叉线电路元件： 忆阻器光学互联器件 分子电路、分子计算、光子计算、量子计算、生物计算10. IC按设计制造方法不同可以分为哪几类？全定制IC：硅片各掩膜层都要按特定电路的要求进行专门设计半定制IC：全部逻辑单元是预先设计好的，可以从单元苦衷调用所需单元来掩模图形，可使用相应的EDA软件，自动布局布线可编程IC：全部逻辑单元都已预先制成，不需要任何掩膜，利用开发工具对器件进行编程，以实现特定的逻辑功能。11. 列举静态CMOS反相器的特性？1.输出时满摆幅，这

5、样就具备高的噪声容限；2.无比逻辑，输出与器件的相对尺寸无关；3.低输出阻抗，它对噪声和干扰不敏感，输出典型值在K欧数量级4.高输入电阻，维态输入电流几乎为0，理论上可以驱动无穷多个门，但扇出越大，瞬态响应越差。5.不消耗任何静态功耗12. 给出 Noise Margin 的定义？噪声容限是指在前一级输出为最坏的情况下，为保证后一级正常工作，所允许的最大噪声幅度，分为(低电平噪声容限）和（高电平噪声容限）。 分别为输出额定高电压和输出额定低电压，用来界定可接受的高电压和可接受的低电压，他们代表VTC增益等于-1的点。在答这道题的时候最好把图画上去。13. 开关阈值VM的定义开关阈值VM定义为V

6、in=Vout的点。14. 提高CMOS反相器的P或提高N管的强度，开关阈值如何改变？提高P管的驱动强度就是增大p管的宽长比，开关阈值将变大。反之，开关阈值减小15. 什么叫工艺角？什么叫PVT（process，voltage，temperature）？在不同的晶片之间以及在不同的批次之间，MOSFETs参数变化很大。为了在一定程度上减轻电路设计任务的困难，我们把NMOS和PMOS晶体管的速度波动范围限制在由四个角所确定的矩形内，形成工艺角。工艺角包含TT、SS、FF、SF、FS.设计除了要满足工艺角外，还需要满足电压和温度等条件，形成PVT条件。16. 最坏的延迟一定出现在SS工艺角吗？最好

7、最坏的定义因不同类型的设计有所不同。最坏的延迟也不都出现在ss。17. 采用串联反相器链后，与没有采用串联反相器链前的延迟相比，哪个大？不一定，串联反相器链的级数是有个最优值的，超过最优值后，随着反相器链的增加延时是增加的，若没超过最优值，随反相器链的增加延时减小。18. 什么叫静态电路？什么叫动态电路？静态电路是指每个时刻每个门的输出通过一个低阻抗路径连到VDD或VSS上，同时在任何时刻该门的输出即为该电路实现的布尔函数值（忽略在切换期间的瞬态响应）。动态电路是指电路依赖于把信号值暂时存放在高阻路径电路节点的电容上，它所形成的门比较简单且比较快，但设计和工作比较复杂，对噪声敏感。19. 列举

8、动态CMOS门特性1，逻辑功能由NMOS下拉网络实现，晶体管的数目明显少于静态情况，为N+2而不是2N。2，动态逻辑门具有较快的开关速度。负载电容小。3，全摆幅输出，即VOH=VDD,VOL=VSS。4，是无比逻辑门，PMOS预充电器件的尺寸对于实现门的正确功能并不重要。5，不存在静态功耗，但表现出高开关活性，功耗往往要大于静态互补CMOS门6，由于动态门的结构使得每个时钟周期最多只能翻转一次，毛刺或动态故障在动态逻辑中并不发生7，在求值周期，PDN下拉网络把输入信号超过N管的阈值电压VTN时就开始导通，因此把这个门的开关阈值VM以及VIH和VIL都设为VTN是合理的。因此低电平噪声容限NML

9、较小。8，需要预充电和求值时钟20. 动态CMOS门的信号完整性问题对电路有什么样的影响？具体又表现为哪些问题？解决策略？动态CMOS门的信号完整性问题将会使动态电路不能正确工作。其包括的问题及相应解决策略如下：电荷泄露问题。策略：采用静态泄露器补偿电荷泄露。电荷分享问题。策略：增加NMOS预充电管对内部关键结点充电。回栅耦合问题。策略：在设计和布置动态电路版图时尽可能减少电容耦合。时钟馈通问题。策略：在设计和布置动态电路版图时尽可能减少电容耦合。21. 动态门级联会存在什么问题？避免该问题的原理是什么？解决方法？级联动态门中，由于每个门的输出（并且是下个门的输入）被预充电至1，这样在求值周期

10、开始时可能造成无意的放电，因为动态门依靠电容存储，正确的电平将不会恢复，电荷损失导致噪声容限降低并可能引起功能出错。避免该问题的原理是：在预充电期间置所有的输入为0。解决办法：采取多米诺逻辑，每个动态逻辑输出接一个静态反相器。22. 什么叫建立时间、保持时间，tc-q，tcd建立时间是在时钟翻转之前数据输入（D）必须有效的时间。 保持时间时在时钟翻转之后输入输入必须仍然保持有效的时间。 tc-q是最坏情况下的延时，即时钟翻转有效之后，数据从输入到输出的时间。 tcd是最小传播延时，也就是污染延时。23. 什么叫clock skew？对时钟周期是否有影响？对电路性能的影响？时钟偏差是指一个时钟翻

11、转的到达时间在空间上的差别。时钟偏差并不造成时钟周期的变化，造成的只是相位上的偏移。正偏差能够增加电路的数据通量，即时钟周期可以缩短。但这一改进的范围是有限的，因为较大的偏差会导致对保持时间的约束；负偏差提高了抗竞争的能力，可以避免出错，但时钟周期要增加，会降低电路的性能。24. 最大时钟频率由什么决定？最小时钟周期Ttc-q+tplogic+tsu25. Hold time 应该满足的条件？tholdtcdregister+ tcdlogic26. Clocked CMOS寄存器、真单相钟控寄存器TSPC、脉冲寄存器主要解决了什么问题？Clocked CMOS寄存器是基于主从概念并对时钟重叠

12、不敏感的正沿触发寄存器，解决时钟0-0重叠敏感的问题，但1-1重叠仍有点影响。真单相钟控寄存器TSPC，利用单相时钟彻底解决两相时钟电路的时钟重叠问题。可以将逻辑功能嵌入到锁存器中，减少与锁存器相关的延时。脉冲寄存器在时钟上升（下降）沿附近生成一个短脉冲，在一个很短的窗口内采样输入，使得锁存器开放时间（即透明时间）非常短而避免了竞争情况。27. 采用流水线的条件是什么？各逻辑块具有近似的传播延时，并且寄存器延时相对于逻辑延时来说小得多.28. IC设计可以分为哪几个层次？IC设计可以分为哪几个域？IC设计的设计策略？层次：器件层，电路层，逻辑层，RTL层次，系统层/算法层域：结构域、行为域、物

13、理域策略：1、层次化设计：从高层到低层次、从抽象到具体、利用多人同时进行设计，使设计思路清晰，设计工作简化。缺点：不能解决复杂性问题，最终可能存在一系列子系统。2、规则化设计：尽可能将电路划分成一组相同或相似的模块，减少单元模块，减少需要验证的子部件数量。3、模块化设计：对系统进行仔细地功能划分和结构分析，模块必须有明确定义的功能和接口。 4、局部化设计：通常指时间局部化，指遵守某种时间或时序协议。29. Verilog HDL的基本结构？Module（） 端口说明（input,outpout,inout） 参数定义 数据类型定义 连续赋值语句（assign） 过程块（initial和alwa

14、ys） -行为描述语句 底层模块实例 任务和函数 延时说明块endmodule30. MOSFET model 有哪些？BSIM1,BSIM2,BSIM3, BSIM4, BSIM5 BSIM:Berkely Short-Channel IGFET Model31. 共多栅晶体管（CMG）？每个晶体管有两个或三个栅，从而提高了晶体管控制电流的能力（即计算能力），并降低了功耗，减少了电流间的相互干扰。32. 什么叫动态时序模拟？什么叫静态时序模拟？各自有什么优缺点？动态时序模拟是用逻辑模拟器，配以带时序描述的单元库和互连参数，采用“事件驱动”算法，通过激励细化模拟步长，并计算信号状态变化的时间及

15、其在路径上的传播以达到功能和时序错误的同时验证。优点：能同时验证功能和时序错误；容易检查竞争冒险；可用于所有电路结构缺点：太耗费机器资源和计算时间；很难提供完备的激励文件，验证不充分静态时序模拟: 前提是同步逻辑设计，它关注的是时序间的相对关系而不是评估逻辑功能，无需用向量去激活某条路径，而是对所有的时序路径进行错误分析。优点：1能处理百万门级的设计，分析速度比时序仿真工具快几个数量级。2在同步逻辑的情况下，可以达到100%的时序路径覆盖。缺点：1可能存在伪路径；2只能验证同步时序电路；3、无法验证电路功能正确性33. 触发器之间的组合逻辑的最大延迟由什么决定？触发器之间的组合逻辑的最小延迟由

16、什么决定？，为时钟周期，为建立时间，为数据最坏传播延时。，为保持时间，为寄存器的最小传播延时34. 若建立时间不满足，如何解决？若保持时间不满足，如何解决？答：建立时间不满足：1、降低时钟频率 2、减小触发器间组合逻辑的延时 3、减小数据传播延时 保持时间不满足：1、增加组合逻辑延时，例如插入buffer 2、增加寄存器传播延时35. 是不是插越多buffer就一定能解决保持时间的问题？ 不是的，插入buffer可能反而减少组合逻辑延时，这是因为buffer可能会增加电路的驱动能力。只有buffer超过一定数量之后，才会buffer越多，组合逻辑延时越长36.在加法器中，G、P、D分别代表什么

17、含义？它们和输入A，B是什么关系？它们的表达式为：P=AB，G=A*B，D=(!A)(!B)P（进位传播）的意义是：当A，B中有一个为1时，若有进位输入，则本位向高位传送此进位，这个进位可以看成是低位进位越过本位直接向高位传递的。G（进位产生）的意义是：当A，B均为1时，不管有无进位输入，本位定会产生向高位的进位。D（进位取消）的意义是：当A、B均为0时，不管有无进位输入，本位肯定不会产生向高位的进位。37.什么是行为综合？ 什么叫逻辑综合？什么叫版图综合？行为综合：将系统算法层的行为描述转化为寄存器传输层的结构描述逻辑综合：将寄存器传输层的结构描述转化为逻辑层的结构描述，以及将逻辑层的结构描

18、述转化为电路的结构描述版图综合：将逻辑层的结构描述转化为版图的结构描述38.DC综合工具中的约束条件包括哪些？输入与寄存器之间路径是如何约束的？寄存器和寄存器之间的路径是如何约束的？约束条件：1、设计环境约束：综合环境，线负载模型，输入输出端口的负载，输出端 口的扇出负载 2、实际约束： （1）设计最优化约束：建立时钟，输入延时，输出延时， 最大面积 （2）设计规则约束：最大扇出，最大电容39.静态时序分析路径的定义静态时序分析通过检查所有可能路径上的时序冲突来验证芯片设计的时序正确性。时序路径的起点是一个时序逻辑单元的时钟端，或者是整个电路的输入端口，时序路径的终点是下一个时序逻辑单元的数据

19、输入端，或者是整个电路的输出端口。40.什么叫原码、反码、补码？原码：X为正数时，原码和X一样；X为负数时，原码是在X的符号位上写 “1” 反码：X为正数是，反码和原码一样；X为负数时，反码为原码各位取反 补码：X为正数时，补码和原码一样；X为负数时，补码在反码的末位加“1”41.为什么说扩展补码的符号位不影响其值？SSSS SXXX = 1111 XXX + 1例如1XXX=11XXX,即为XXX-23=XXX+23-24.42.BOOTH乘法器主要解决什么问题？1.提高运算速度2.符号位的处理43.时钟网络有哪几类？各自优缺点？1. H树型的时钟网络（将时钟从芯片中央分布到芯片的任意一个角

20、落而保持完全相等的线长。必要的时候可以插入缓冲器。）：优点：如果时钟负载在整个芯片内部都很均衡，那么H树型时钟网络就没有系统时钟偏斜。缺点：不同分支上的叶节点之间可能会出现较大的随机偏差、漂移和抖动。（例如A点和B点就可能出现较大的随机偏差。又因为这两点靠的很近，所以对于保持时间而言，问题尤其严重。-A、B点是PPT图上的）2. 网格型的时钟网络优点：网格中任意两个相近节点之间的电阻很小，所以时钟偏差也很小。缺点：消耗大量的金属资源，产生很大的状态转换电容，所以功耗较大。3.混合型时钟分布网络（树型和网格型混合）优点：可以提供更小的时钟偏斜，同时，受负载的影响比较小。缺点：（时钟信号通过树型结

21、构送到网格的各个节点上，再通过各个节点上的缓冲器并行驱动整个网格。）网格的规模较大，对它的建模、自动生成可能会存在一些困难。44.SOC总线的传输机制？1.早期：脉冲式机制和握手式机制。脉冲式机制：master发起一个请求之后，slave在规定的t时间内返回数据。握手式机制：master发出一个请求之后，slave在返回数据的时候伴随着一个确认信号。这样子不管外设能不能在规定的t时间内返回数据，master都能得到想要的数据。2. 随着CPU频率的提高，总线引入了wait的概念如果slave能在t时间内返回数据，那么这时候不能把wait信号拉高，如果slave不能在t时间内返回数据，那么必须在

22、t时间内将wait信号拉高，直到slave将可以返回数据为止。3. 各种类型的外设越来越多，提高CPU处理效率，引入ready概念外设ready好了master再访问，没有ready好master就可以干其他事情去了。45.什么叫DMA？直接存储器访问（Direct Memory Access，DMA）是计算机科学中的一种内存访问技术。它允许某些电脑内部的硬件子系统（电脑外设），可以独立地直接读写系统存储器，而不需绕道中央处理器（CPU）。DMA模式不过分依赖CPU，可以大大节省系统资源。- CPU让出所要求外设控制权，由DMA控制器控制- DMA操作完成后再将外设的控制权交还给CPU大多用于

23、外设对内存或者其他存储设备进行大数据量的读写操作.46.常见总线有哪几种？进行比较47.FSM分类及架构米利（Mealy）机和摩尔（Moore）机，米利机的下一状态和输出取决于当前状态和当前输入；摩尔机的下一状态取决于当前状态和当前输入，但其输出仅取决于当前状态。这两类有限状态机的下一状态和输出都是由组合逻辑电路形成的。48.什么叫Binary Code(二进制码)？什么叫One-Hot(独热码)？什么叫Gray Code(格雷码)？1. Binary code : 顺序编码方式，如00 01 10 112. One-hot : 用一位代表一个状态，如1000 0100 0010 00013.

24、 Gray Code : 状态转换只改变一位，如 00 01 11 1049.Astro中的DFM设计流程？50全定制数字IC和全定制模拟电路IC设计，两者有什么异同点？51.什么是棍图？什么叫欧拉路径？高性能版图设计要注意些什么？棍图是一种可以表示版图拓扑结构的符号化简图，它是一种介于电路图和版图之间的设计抽象。路径图的欧拉路径定义为能到达图中所有节点并且每条边都只访问一次的一条路径。尽可能使版图最小。尽可能减小寄生电容和寄生电阻, 尽可能减少串扰、电荷分享。52.基于FPGA的IC设计中的综合、布局、布线、与IC芯片的综合、布局、布线、有什么异同点？FPGA的综合、布局、布线是不用关心具体

25、工艺的，因为FPGA板子的硬件是固定的53.什么叫寄存器堆？寄存器堆（register file）是CPU中多个寄存器组成的阵列，通常由快速的静态随机读写存储器（SRAM）实现。这种RAM具有专门的读端口和写端口，可以多路兵法访问不同的存储器。寄存器堆是指令集架构的一部分，程序可以访问，这与透明的CPU高速缓存（cache）不同。54.列举各种HDL语言？简述他们的特色。VHDL比较麻烦，而且其综合库至今也没有标准化，不具有晶体管开关级的描述能力和模拟设计的描述能力。目前的看法是，对于特大型的系统级数字电路设计，VHDL是较为合适的。Verilog HDLVerilog HDL是在C语言的基础

26、上发展起来的，故Verilog HDL的底层综合做得非常好。System CSystem C是由Synopsys公司和CoWare公司积极响应目前各方对系统级设计语言的需求而合作开发的。SystemC提供了软件、硬件和系统模块。用户可以在不同的层次上自由选择，建立自己的系统模型，进行仿真、优化、验证、综合等等。SystemVerilogSystemVerilog是业界新兴的工程语言：硬件描述和验证语言（Hardware Description and Verification Language，HDVL）；这个统一的语言使得工程师可以建模大型复杂的设计并且验证这些设计的功能是否正确。55.良好

27、的RTL级设计习惯通常指哪些？编程前绘制结构框图清晰的设计层次良好的代码风格分开组合逻辑和时序逻辑条件语句包含所有的可能性用最常出现的状态对该模块初始化尽可能利用高层次的行为级描述尽量减少for语句的使用各模块门数不能相差太大注意各模块的完整性低功耗设计复位策略选择56.DC中，target_library/link_library/symbol_library 分别指什么含义？target_library：目标工艺库，是指讲RTL级的HDL描述到门级时所需的标准单元综合库，包含了物理信息的单元模型。link_library：链接库，可以是同target_library一样的单元库，或者是已综合到门级的底层模块设计。作用：在由下而上的综合过程中，上一层的设计调用底层以综合模块时，将从link_library中汛早并链接起来。symbol_library：DC在创建电路时，用于标识器件，单元的符号库57.你写过DC脚本文件么？ 它一般包括哪些内容？写过，一般包含定义路径，读取文件，设计环境定义，设计规则约束和优化约束等58.Astro 与ICC 各自的优缺点？ASTRO在0.18um以上工艺比较成熟，gui相对容易