chapter高速CMOS逻辑电路设计副本剖析实用PPT课件

1、本章概要 门延时的估计 驱动大电容负载 逻辑努力 高速CMOS设计技巧第1页/共43页8.1 门延时的估计 任意逻辑门的延时设计者的任务：选择合适的逻辑链，确定每个晶体管的宽长比，以满足规定的延时及芯片面积要求。CFET是输出节点对地的本级电容第2页/共43页8.1 门延时的估计 单位晶体管单位FET放大m倍第3页/共43页8.1 门延时的估计 反相器单位反相器放大m倍第4页/共43页8.1 门延时的估计 NAND2:公式min0023 23CCCtt CttinLnuffLpurr单位NAND2（最坏情况）N输入、放大m倍（最坏情况）单位尺寸m3min0021 21mCCCmNNtNt Cm

2、tNtinLnuffmLpurrm第5页/共43页8.1 门延时的估计 NAND2:推导假设：1.nFET和pFET单位面积电容相同； 2.忽略串联FET间的寄生电容第6页/共43页8.1 门延时的估计 NOR2单位NOR2放大m倍min0023 23CCCtt CttinLnuffLpurrmin0021 21mCCCmtNt CmNNtNtinLnuffmLpurrm第7页/共43页8.1 门延时的估计 复合逻辑门 对一个具有M级的逻辑链，若 每个逻辑门的延时为ti，则整个 链的总延时为 每部分延时取决于 门的类型： 非门、与非门、或非门等 门的尺寸： FET尺寸的放大倍数 输入信号 扇出

3、和扇入延迟与扇入N的关系第8页/共43页8.1 门延时的估计 复合逻辑门之实例第9页/共43页8.2 驱动大电容负载 反相器基本参数frMpnpnTpTnnpnPnpttVDDVRRRVVrWWLLLLWrLW21全对称设计第10页/共43页8.2 驱动大电容负载 反相器驱动反相器 单位负载 驱动1个反相器，且被驱动反相器与驱动反相器的宽长比相同，则有ininsinLCtSCSttSCC00 inLsinLCtCttCC00n S倍负载 被驱动反相器的宽长比是驱动反相器的宽长比的S 倍， CLS倍， 为是延迟时间不变，应使驱动反 相器RS倍，S倍第11页/共43页8.2 驱动大电容负载 反相器

4、链延时问题 要驱动具有大输入电容的后级门，必须增大本级驱动门的面积，而本级驱动门面积的增大又会增加前级门的负载电容，导致恶性循环。必须采用特别的电路设计来解决这个问题。问题：如何使反相器链的总延时最小？第12页/共43页8.2 驱动大电容 负载优化条件NN 1321n第一级是标准尺寸反相器，输入电容为C1，FET 电阻为 R1，FET互导为1，各级单调放大，即有n各级按同一因子S1放大，则有n各级参数的表达通式112312, NNjjSSSSN)2( 111111至jSRRCSCSjjjjjj参照反相器第13页/共43页8.2 驱动大电容负载 优化目标 在负载电容CL给定的条件下，如何找出N、

5、S的最优值，使信号从输入到达负载所需要的时间d最短？ Step1：求出d与N、S的函数关系 Step2：求N、S为何值时d最小？第14页/共43页8.2 驱动大电容负载 延时的计算 lnln FET11111111111111,1SCCNSN NSCNSRCSSRCRCRCRNCRjCCLrNjNjjjjjNjLNjjNjjdjjjjFETj的关系与级反相器链的总延时个反相器的延时第电容，即近似条件：负载电容11CSCCNNNL级反相器链的负载电容 11CRr时间参数参照值代入尺寸放大关系第15页/共43页8.2 驱动大电容负载 最优值的推导第16页/共43页8.2 驱动大电容负载 优化方法

6、不计FET电容时反相器链的优化步骤 计算最佳链长的理论值 以最接近N的整数N作为最佳链长的实取值 计算每级的放大因子 计算反相器链的最短延时 11NLCCS1lnCCNL1ln CCeLrd第17页/共43页8.2 驱动大电容负载 计算实例实例第18页/共43页8.2 驱动大电容负载 计入FET电容时)( 1,jjFjjCCRj个反相器的延时第1rx111 ,111,dlnln(S)ln(S) )( CCSCNSRCNRCCRNLFNjjjFj级反相器链的总延时59. 30 . 118. 35 . 091. 22 . 071. 201)ln(, 0rxrxrxrxrxdSSSSSSS可得令第1

7、9页/共43页8.3 逻辑努力 Logical Effort 逻辑努力是一种理论方法，用于描述各种逻辑门的特性以及它们如何在逻辑链中相互作用，比较不同电路的延时性能，以找到最优值，常用于分析复杂系统。 一个门的逻辑努力 一个门的电气努力需的强度驱动参考门输入电容所的强度驱动自身输入电容所需参考门输入电容自身输入电容refinCCg的强度驱动自身输入电容所需度驱动负载电容所需的强自身输入电容负载电容inoutCCh第20页/共43页8.3 逻辑努力 参照门计算逻辑努力的参照门通常为对称反相器对称结构逻辑努力输入电容npLWrLWrefGninCrCC)1 (1refinNOTCCg第21页/共4

8、3页8.3 逻辑努力 参照门延时的计算2 . 29lnk内部寄生电容两管对称1倍对称反相器的延迟时间)(,outrefprefabsCCkRd第22页/共43页8.3 逻辑努力 反相器延时的计算若以1倍对称反相器为参照门，则门延时的归一化值取决于电气努力与自身寄生电容归一化值之和。S(1)倍对称反相器的延迟时间p hddphCCkRCkRCCkRdabsinoutrefrefprefoutpabs )( )( ,相对延时绝对延时SRRrefrefppSCC,refinSCC refrefpCCp,自身电容归一化值inoutCCh 电气努力refrefCkR参考门时间参数第23页/共43页8.3

9、 逻辑努力 2级反相器链若通过路径中每级的延时相同，则该路径的总延时最小13231221CCCCCChhCCHfirstlast总的路径电气努力211min212112111221121201)()()()(pphDDhhhHhDphHphphphddD时，总的路径延时最后一个门的负载电容第一个门的输入电容第24页/共43页8.3 逻辑努力 NAND/NOR门的逻辑努力计算rrnCrnCgrnCCnrrCrCgrCCrefGnNANDGninrefGnNANDGnin1)()(NAND12)2()2(2NAND22一倍对称一倍对称rnrCnrCgnrCCrrCrCgrCCrefGnGninre

10、fGnGnin11)1 ()1 (NORn121)21 ()21 (NOR2NORnNOR2一倍对称一倍对称每个nFET的尺寸1个pFET的尺寸n个输入NANDNOR每个nFET的尺寸1个pFET的尺寸n个输入第25页/共43页8.3 逻辑努力 通用计算公式第26页/共43页8.3 逻辑努力 优化目标若每个门的路径努力都相同，则通过逻辑链的总延时最小第27页/共43页8.3 逻辑努力 实例(1)55252 . 2121211) 1 (1422GHFCCHrrrrgggGNANDNORNOT计算努力取r=2.520fF500fFN3PPfNDFfN41.118 . 3)2(1最短的路径延时最优的

11、每级努力求最优值第28页/共43页8.3 逻辑努力 实例(2)GnGnNOTNOTGnGnNORNORGnGnNANDNANDCCrCCSFhCCCCgfhgCCrCCSFhCCCCgfhrrgCCrCCSFhCCCCgfhrrg5 . 3)1 ( f208 . 31NOT6)21 (f35.76 22. 217. 11212NOR5 . 4)2(f 5 .169 95. 229. 1122NAND) 3(1111211212222322322233334334232门：门：门：求各级努力参考门的输入电容第29页/共43页8.3 逻辑努力 实例(3) 71. 4 1.59 5 . 2 fF81

12、NOR288. 15 . 4 NAND2275. 06 ,NOT fF71. 55 . 35 . 31 NOT)4(32133221111，则，且倍的反相器作为参照门若以最小尺寸、门尺寸、门尺寸门尺寸门作为参照门，则若以输入端的定各级尺寸SSSCWWCCSWWCCSrWWLCCWCCCCCCCSrefpnGnpnGnnpoxGnnGnGnrefref第30页/共43页8.3 逻辑努力 延迟优化步骤 利用逻辑努力来优化设计使延迟最小的步骤 1. 计算总的逻辑努力、电气努力、路径努力； 2. 求出最优的每级路径努力及对应的路径延时； 3. 根据上述数据逐级确定每级的尺寸。第31页/共43页8.3

13、逻辑努力 级数优化:目的 为了使总的路径延时达到最小，需使驱动强度分解到 各级之间。要达到此目的，常需将反相器插入到逻辑 链中，来调整各级延时，达到所需的最佳值。 总的路径延时是级数N和面积比S的函数，若实际逻辑 链的级数小于级数最佳值的要求时，可通过插入反相 器来使之达到最佳值。这就是级数优化的目的。第32页/共43页8.3 逻辑努力 级数优化:特点 级数优化不会改变总的逻辑努力 反相器的逻辑努力gNOT=1,因此反相器的插入不会改变总的逻辑努力值 级数优化会增加寄生延时会抵消 部分优化的效果GggggggggGNNOTNNOT 2121第33页/共43页8.3 逻辑努力 级数优化:实例第3

14、4页/共43页8.3 逻辑努力 逻辑面积:定义 一个门的逻辑面积定义为构成这个门的各个FET的栅面积之和 若所有FET的沟道长度均相同且为L，第i个门的各个FET的沟道宽度之和为Wi，则该门的逻辑面积为 若电路具有M个门，则该电路的逻辑面积为LWLAiiMiiLALA1第35页/共43页8.3 逻辑努力 逻辑面积:实例 若一个NOT门的L=1个长度单位，则 一倍NOT门的逻辑面积 扩大S倍的NOT门的逻辑面积 扩大S倍的NAND2门的逻辑面积 扩大S倍的NOR2门的逻辑面积)21 ()2()1 (122rSLArSLArSLArLANORNANDNOTNOT第36页/共43页8.3 逻辑努力 分支情况:定义 当一个逻辑门驱动2个或更多的门时，数据逻辑出现分支，必须考虑不在主要路径上但又对主要路径产生负载电容效应的那些门。GHBFbBCCbiipathT 1 总的路径努力总的路径分支努力每个分支点的分支努力所有路径上的电容主路径上的电容第i个分支处的分支努力第37页/共43页8.4 高速CMOS设计技巧 对大扇出的驱动 来源 片上总线 时钟网络 控制线（如复位reset、置位set） 存储器的读、写线 对策 合理确定晶体管的尺寸 把驱动器划分为逐渐增大的缓冲器链 使多级驱动器的延时平均分配到所有各级中 对目前的半导