第5章组合逻辑电路

1、第5章组合逻辑电路 第5章组合逻辑电路设计步骤4分析设计要求，确定顶层框图（确定输入、输分析设计要求，确定顶层框图（确定输入、输出端口）出端口）4根据功能要求列出真值表根据功能要求列出真值表4依据真值表求得输入与输出信号之间逻辑关系依据真值表求得输入与输出信号之间逻辑关系式式4根据求得的逻辑表达式，选择原理图输入或文根据求得的逻辑表达式，选择原理图输入或文本输入法编写程序本输入法编写程序4程序调试，功能仿真，选择芯片，分配引脚，程序调试，功能仿真，选择芯片，分配引脚，布局布线，时序仿真，下载。布局布线，时序仿真，下载。第5章组合逻辑电路例1 4选1数据选择器41）确定输入输出关系第5章组合逻辑

2、电路例1 4选1数据选择器42）列出真值表列出真值表地地 址址 输输 入入输输 出出S0S0S1S1Y Y0 00 0A A0 01 1B B1 10 0C C1 11 1D D第5章组合逻辑电路例1 4选1数据选择器43）描述输入、输出逻辑关系 S0S100时，Y=A； S0S101时，Y=B； S0S110时，Y=C； S0S111时，Y=D；第5章组合逻辑电路例1 4选1数据选择器44）程序输入-原理图输入第5章组合逻辑电路例1 4选1数据选择器4b）程序输入- verilog HDL输入4（1）使用case语句module mux4_1(A, B, C, D, S1, S0, Y);o

3、utput Y;input A, B, C, D;input S1, S0;reg Y;第5章组合逻辑电路例1 4选1数据选择器always (A or B or C or D or S1 or S0)begin case (S1, S0) 2b00: Y=A; 2b01: Y=B; 2b10: Y=C; 2b11: Y=D; default: Y=A; endcaseendendmodule第5章组合逻辑电路例1 4选1数据选择器4（2）使用ifelse语句module mux4_1(A, B, C, D, S1, S0, Y);output Y;input A, B, C, D;input

4、 S1, S0;reg Y;第5章组合逻辑电路例1 4选1数据选择器always (A or B or C or D or S1 or S0)begin SEL=S1,S0; if (SEL=0) Y=A; else if (SEL=1) Y=B; else if (SEL=2) Y=C; else Y=D;endendmodule第5章组合逻辑电路例1 4选1数据选择器4（3）使用连续赋值assign语句module mux4_1(A, B, C, D, S1, S0, Y);output Y;input A, B, C, D; wire 1:0 SEL; /定义2元素位矢量SEL为网络线

5、型变量wire wire AT, BT, CT, DT; /定义中间变量第5章组合逻辑电路例1 4选1数据选择器assign SEL=S1, S0;assign AT=(SEL=2D0) /assign语句中的变量必须是网线型变量assign BT=(SEL=2D1);assign CT=(SEL=2D2);assign DT=(SEL=2D3);assign Y= (A&AT)| (B&BT)| (C&CT)| (D&DT);endmodule第5章组合逻辑电路例1 4选1数据选择器4（4）使用条件操作符4形式 条件表达式 ? 表达式1 ：表达式24条件表达式真值为1时选择并计算表达式的值，

6、否则选择并计算表达式2的值4这种条件操作符在连续赋值和过程赋值语句中都可以使用第5章组合逻辑电路例1 4选1数据选择器module mux4_1(A, B, C, D, S1, S0, Y);output Y;input A, B, C, D;wire AT, BT; assign AT=S0? D: C;assign BT=S0? B: A;assign Y=(S1? AT: BT);endmodule第5章组合逻辑电路4练习：设计一个设计一个8选选1的数据选择器的数据选择器第5章组合逻辑电路例2 半加器设计41）半加器真值表 输 入 输 出ABSC0000011010101101第5章组合

7、逻辑电路例2 半加器设计42）描述输入输出逻辑关系SA BA BABCA B第5章组合逻辑电路例2 半加器设计43）verilog HDL输入module h_adder(a, b, so, co) input a, b; output so, co; assign so=ab; assign c=a&b;endmodule第5章组合逻辑电路例2 半加器设计44）原理图输入VCCaINPUTVCCbINPUTcoOUTPUTsoOUTPUTAND2instXNORinst2NOTinst3abcosoh_adderinst第5章组合逻辑电路例2 半加器设计4门级电路描述1) and-与门2)

8、nand-与非门3) nor-或非门4) or-或门5) xor-异或门6) xnor-异或非门7) buf-缓冲器8) not-非门第5章组合逻辑电路例2 半加器设计4门声明语句格式4 , ;4注意: 1）只能有一个输出端，且必是端口列表的第一项 2）所有端口标量必须是标量，即必是1位的4nand #10 nd1， nd2；第5章组合逻辑电路例2 半加器设计module h_adder(a, b, so, co) input a, b; output so, co; xor u1 (so, a, b); and u2 (co, a, b);endmodule第5章组合逻辑电路4练习：使用使用

9、case语句描述半加器语句描述半加器第5章组合逻辑电路例3 1位全加器设计4任一verilog模块对应一个硬件电路功能实体器件，如果将这些实体器件连接起来构成一个完整的系统，就需要一个总的模块将所有涉及的子模块连接起来，这个总的模块所对应的verilog设计文件就称为顶层文件或顶层模块4全加器可由半加器和门电路组成第5章组合逻辑电路例3 1位全加器设计41）全加器真值表ABCiSCo0000000110010100110110010101011100111111第5章组合逻辑电路例3 1位全加器设计42）描述输入输出关系abccoutsumf_adderinst4第5章组合逻辑电路例3 1位全

10、加器设计43）原理图输入abcosoh_adderinstabcosoh_adderinst1OR2inst2VCCaINPUTVCCbINPUTVCCcINPUTcoutOUTPUTsumOUTPUTdef第5章组合逻辑电路例3 1位全加器设计44）verilog HDL输入module f_adder(a, b, c, cout, sum） output cout, sum; input a, b, c; h_adder u1(a, b, e, d) ；/使用位置关联法例化 h_adder u2(.a(e), .so(sum), .b(c), .co(f)；/使用端口名关联法例化 or2

11、u3(cout，d , f, )； endmodule第5章组合逻辑电路元件例化语句41、端口关联例化4格式： ：（.例化元件端口（例化元件外接端口名），） h_adder u2(.a(e), .so(sum), .b(c), .co(f); h_adder是带调用的模块元件名； u2是用户起的例化名； a是元件u2的端口名； e是u2的a端口将要连接的连线名后其他元件的某端口名第5章组合逻辑电路元件例化语句42、位置关联例化4格式： ：（例化元件外接端口名1，例化元件外接端口名2，） h_adder u1(a, b, e, d)h_adder是带调用的模块元件名； u1是用户起的例化名； 其对应的连接信号（a, b, e, d）与半加器端口表h_adder（a, b, so, co)是一一对应的第5章组合逻辑电路例3 4位加减法器设计4真值表输 入输 出SubA3.0B3.0S3.0Co0ABA+B进位1ABAB借位第5章组合逻辑电路例3 4位加减法器设计4原理图输入ABSFULL_ADDCoutCi30XOR15ABSFULL_ADDCoutCi31XOR15ABSFULL_ADDCoutCi32XOR15ABSFULL_ADDCoutCi33XOR15S3S2S1S0OUTPUTCo4OUTPUTS3.0A0A1B3B2B