第02章24 80868088的两种组态模式

1、2.4 8086/8088的两种组态模式n两种组态构成两种不同规模的应用系统两种组态构成两种不同规模的应用系统n最小组态模式最小组态模式n构成小规模的应用系统构成小规模的应用系统n8086/8088本身提供所有的系统总线信号本身提供所有的系统总线信号n最大组态模式最大组态模式n构成较大规模的应用系统，例如可以接入数值协构成较大规模的应用系统，例如可以接入数值协处理器处理器8087n8086/8088和总线控制器和总线控制器8288共同形成系统总共同形成系统总线信号线信号n两种组态利用两种组态利用MN/MX*引脚区别引脚区别nMN/MX*接高电平为最小组态模式接高电平为最小组态模式nMN/MX*

2、接低电平为最大组态模式接低电平为最大组态模式n两种组态下的内部操作并没有区别两种组态下的内部操作并没有区别2.4.1 最小模式的系统组成AD7AD0A15A8A19/S6A16/S3+5V8088ALE8282STB系统总线信号A19A16A15A8A7A0D7D0IO/M*RD*WR*8282STB8282STB8286TOE*MN/MX*IO/M*RD*WR*DT/R*DEN*OE*OE*OE*（1）20位地址总线位地址总线采用采用3个三态透明锁存器个三态透明锁存器8282进行锁存和驱动进行锁存和驱动（2）8位数据总线位数据总线采用数据收发器采用数据收发器8286进行驱动进行驱动（3）系统

3、控制信号）系统控制信号由由8088引脚直接提供引脚直接提供（1） 20位地址总线的形成n采用采用3个个8282进行锁存和驱动进行锁存和驱动nIntel 8282是是三态透明锁存器三态透明锁存器n三态输出：三态输出：n输出控制信号有效时，允许数据输出；输出控制信号有效时，允许数据输出；n无效时，不允许数据输出，呈高阻状态无效时，不允许数据输出，呈高阻状态n透明：锁存器的输出能够跟随输入变化透明：锁存器的输出能够跟随输入变化 Intel 8282具有三态输出的具有三态输出的TTL电平锁存器电平锁存器STB 电平锁存引脚电平锁存引脚OE* 输出允许引脚输出允许引脚（2） 8位数据总线的形成n采用数据

4、收发器采用数据收发器8286进行双向驱动进行双向驱动 nIntel 8286是是8位三态双向缓冲器位三态双向缓冲器Intel 82868位双向缓冲器位双向缓冲器 控制端连接在一起，控制端连接在一起， 低电平有效低电平有效 可以双向导通可以双向导通 输出与输入同相输出与输入同相OE*0，导通，导通 T1 AB T0 ABOE*1，不导通，不导通（3） 系统控制信号的形成n由由8088引脚直接提供引脚直接提供n因为基本的控制信号因为基本的控制信号8088引脚中都含有引脚中都含有n例如：例如：IO/M*、WR*、RD*等等最小模式系统组成RESET TEST HOLD HLDA NMI INTR I

5、NTA M / IO WR RDREADY CLK READYMN / MX+5V控制总线控制总线地址总线地址总线A19 A0数据总线数据总线D7D0 ALE A19A8 AD7 AD 0 DT / R DEN8088CPUSTB 8282OETOE82868284A系统总线系统总线2.4.2 最大模式的系统组成n8088的数据的数据/地址等引脚在最大组态与最小组态地址等引脚在最大组态与最小组态时相同时相同n有些控制信号不相同，主要是用于输出操作编码有些控制信号不相同，主要是用于输出操作编码信号，由总线控制器信号，由总线控制器8288译码产生系统控制信号：译码产生系统控制信号：nS2*、S1*

6、、S0*3个状态信号个状态信号nLOCK*总线封锁信号总线封锁信号nQS1、QS0指令队列状态信号指令队列状态信号nRQ*/GT0*、RQ*/GT1*2个总线请求个总线请求/同意信号同意信号最大组态的总线形成系统总线信号系统总线信号MEMR*MEMW*IOR*IOW*INTA*DMA应答电路AENBRDAEN*AEN*CENA19A12A11A8A7A0D7D0AD7AD0A11A8A19/S6A16/S3A15A1274LS24574LS37374LS373GGG*DIR74LS2448088OE*8288DT/R*DENALES2*S0*S2*S0*MN/MX*OE*E*MRDC*AMTW

7、*IORC*AIOWC*INTA* 系统地址总线系统地址总线采用三态透明锁存器采用三态透明锁存器74LS373和三态单向缓冲和三态单向缓冲器器74LS244 系统数据总线系统数据总线通过三态双向缓冲器通过三态双向缓冲器74LS245形成和驱动形成和驱动 系统控制总线系统控制总线主要由总线控制器主要由总线控制器8288形成形成MEMR*、MEMW*、IOR*、IOW*、INTA*最大组态的总线形成2.4.3 最小组态的总线时序本节展开微处理器最基本的本节展开微处理器最基本的4种总线周期种总线周期存储器读总线周期存储器读总线周期存储器写总线周期存储器写总线周期I/O读总线周期读总线周期I/O写总线

8、周期写总线周期存储器写总线周期T4T3T2T1ALECLKA19/S6A16/S3A15A8AD7AD0A15A8A7A0输出数据输出数据A19A16S6S3READY（高电平）（高电平）IO/M*WR*T1状态状态输出输出20位存储器地址位存储器地址A19A0IO/M*输出低电平，表示存储器操作；输出低电平，表示存储器操作；ALE输出正脉冲，表示复用总线输出地址输出正脉冲，表示复用总线输出地址T2状态状态输出控制信号输出控制信号WR*和数据和数据D7D0T3和和Tw状态状态检测数据传送是否能够完成检测数据传送是否能够完成T4状态状态完成数据传送完成数据传送存储器写总线周期I/O写总线周期T4

9、T3T2T1ALECLKA19/S6A16/S3A15A8AD7AD0A15A8A7A0输出数据输出数据0000S6S3READY（高电平）（高电平）IO/M*WR*T1状态状态输出输出16位位I/O地址地址A15A0IO/M*输出高电平，表示输出高电平，表示I/O操作；操作；ALE输出正脉冲，表示复用总线输出地址输出正脉冲，表示复用总线输出地址T2状态状态输出控制信号输出控制信号WR*和数据和数据D7D0T3和和Tw状态状态检测数据传送是否能够完成检测数据传送是否能够完成T4状态状态完成数据传送完成数据传送I/O写总线周期存储器读总线周期T4T3T2T1ALECLKA19/S6A16/S3A

10、15A8AD7AD0A15A8A7A0输入数据输入数据A19A16S6S3READY（高电平）（高电平）IO/M*RD*T1状态状态输出输出20位存储器地址位存储器地址A19A0IO/M*输出低电平，表示存储器操作；输出低电平，表示存储器操作；ALE输出正脉冲，表示复用总线输出地址输出正脉冲，表示复用总线输出地址T2状态状态输出控制信号输出控制信号RD*T3和和Tw状态状态检测数据传送是否能够完成检测数据传送是否能够完成T4状态状态前沿读取数据，完成数据传送前沿读取数据，完成数据传送存储器读总线周期I/O读总线周期T4T3T2T1ALECLKA19/S6A16/S3A15A8AD7AD0A15A8A7A0输入数据输入数据S6S3READY（高电平）（高电平）IO/M*RD*0000T1状态状态输出输出16位位I/O地址地址A15A