基于CPLD的频率计设计

1、长春理工大学本科毕业设计编号 本科生毕业设计本科生毕业设计基于基于 CPLDCPLD 的频率计设计的频率计设计Design of the Frequency Meter based on CPLD学学 生生 姓姓 名名专专 业业学学 号号指指 导导 教教 师师学学 院院二二一三年六月一三年六月 长春理工大学本科毕业设计毕业设计（论文）原创承诺书毕业设计（论文）原创承诺书1本人承诺：所呈交的毕业设计（论文） 基于 CPLD 的频率计设计 ，是认真学习理解学校的长春理工大学本科毕业设计（论文）工作条例后，在教师的指导下，保质保量独立地完成了任务书中规定的内容，不弄虚作假，不抄袭别人的工作内容。2本

2、人在毕业设计（论文）中引用他人的观点和研究成果，均在文中加以注释或以参考文献形式列出，对本文的研究工作做出重要贡献的个人和集体均已在文中注明。3在毕业设计（论文）中对侵犯任何方面知识产权的行为，由本人承担相应的法律责任。4本人完全了解学校关于保存、使用毕业设计（论文）的规定，即：按照学校要求提交论文和相关材料的印刷本和电子版本；同意学校保留毕业设计（论文）的复印件和电子版本，允许被查阅和借阅；学校可以采用影印、缩印或其他复制手段保存毕业设计（论文） ，可以公布其中的全部或部分内容。以上承诺的法律结果将完全由本人承担！作 者 签 名： 年 月日长春理工大学本科毕业设计I摘摘 要要频率测量是电子测

3、量领域最基本也是最重要的测量之一。但基于传统测频原理的频率计在测频时测量精度将随被测信号频率的下降而降低，在实用中有较大的局限性。因此，本文提出了一种基于 CPLD 的数字频率计的设计方法。该设计电路简洁，软件潜力得到充分挖掘，低频段测量精度高，有效防止了干扰的侵入，把 CPLD 具有的编程灵活，适用范围宽，价格大众化等优点用于实现频率计的设计。该频率计采用先进的 EDA 技术及自上而下的设计，使用流行的 VHDL 语言编程，并在 Max+plusII 软件平台上进行编译仿真。经过硬件调试和软件仿真后结果证明此设计方案符合毕设要求和技术参数。关键词：频率计 EDA 技术 CPLD 长春理工大学

4、本科毕业设计IIABSTRACTFrequency measurement is the most basic electronic and also one of the most important measure in the measurement field. But the accuracy of frequency meter which is based on the traditional principle will vary depending on the measured signal frequency and the lower, has great limita

5、tions in the practical in frequency measurement. Therefore, this article puts forward a design method of digital frequency meter based on CPLD. The advantage such as the CPLD programming flexibility, wide applicable scope, and the popular price etc, are used to implement the frequency meter design b

6、y the simple circuit design, the fully excavate of software potential, the precision in low frequency measurement, and the effectively prevent of the invasion of the interference. The frequency meter design which is from top to bottom adopts the advanced EDA technology and popular VHDL language prog

7、ramming, and compiling on Max + plusII software platform simulation.Key words: frequency meter; EDA; CPLD长春理工大学本科毕业设计I目目 录录摘 要.IABSTRACT.II第 1 章 绪论.11.1 背景 .11.2 频率计设计的目的和意义 .11.3 论文所做的工作及研究内容 .2第 2 章 设计环境介绍.32.1 EDA 技术的发展及 VHDL 简介.32.1.1 EDA 技术的发展.32.1.2 VHDL 简介.32.1.3 CPLD 器件及其特点.42.2 基于 EDA 的 CPL

8、D/FPGA 设计流程 .42.2.1 设计输入 .42.2.2 综合 .52.2.3 适配 .52.2.4 时序仿真与功能仿真 .52.2.5 编程下载 .52.2.6 硬件测试 .52.3 MAX+PLUS开发工具 .62.3.1 Max+Plus开发系统的特点 .62.3.2 Max+Plus的功能 .62.3.3 Max+Plus的设计过程 .6第 3 章 频率计的设计原理及方案.83.1 频率计的设计原理 .83.1.1 直接测频法原理 .93.1.2 等精度测频法原理 .93.2 频率计的设计方案 .103.2.1 基于直接测频法的设计方案 .103.2.2 基于等精度测频法的设计

9、方案 .11第 4 章 频率计硬件与软件.144.1 频率计硬件 .144.1.1 电源部分 .144.1.2 整形部分 .15长春理工大学本科毕业设计II4.1.3 CPLD 芯片.154.1.4 显示部分 .164.1.5 键盘部分 .174.2 频率计软件 .184.2.1 分频器模块 .184.2.2 闸门定时模块 .194.2.3 测频控制信号发生器模块 .204.2.4 计数器模块 .224.2.5 锁存器模块 .234.2.6 显示模块 .24第 5 章 调试.255.1 硬件调试 .255.1.1 静态调试 .255.1.2 连机仿真、在线动态调试 .255.2 软件调试 .2

10、6参考文献.28致 谢.29附录 1 设计源程序 .30直接测频法.30等精度测频法.33附录 2 电路图 .44基于 CPLD 的频率计顶层电路设计图（1）-直接测频法.44基于 CPLD 的频率计顶层电路设计图（2）-等精度测频法.45基于 CPLD 的频率计硬件电路设计图（3）-直接测频法.46基于 CPLD 的频率计硬件电路设计图（4）-等精度测频法.47长春理工大学本科毕业设计1第第1章章 绪论绪论1.1 背景背景20世纪后期，随着信息技术、电子技术的飞速发展，现代电子产品几乎渗透了社会的各个领域，有力地推动了社会信息化程度的大大提高和社会生产力的发展。微电子技术的进步使集成电路设计

11、在不断地向超大规模、极低功耗和超高速的方向发展，在功能上，现代集成电路已能实现单片电子系统SOC（System on chip）的功能。 进入九十年代后，复杂可编程逻辑器件（Complex Programmable Logic Device）已经成为ASIC的主流产品，在整个ASIC市场占有了较大的份额。它们一般具有可重编程特性，实现的工艺有EPROM技术、闪烁EPROM技术和EPROM技术，可用固定长度的金属线实现逻辑单元之间的互连。这种连续式结构能够方便地预测设计的时序，同时保证了CPLD的高速性能。CPLD的集成度一般可达数千甚至数万门，能够实现较大规模的电路集成。电子设计自动化（Ele

12、ctronics Design Automation，EDA）技术是一种以计算机为工作平台，以EDA软件工具为开发环境，以硬件描述语言和电路图描述为设计入口，以可编程逻辑器件为实验载体，以ASIC(Application Specific Integrated Circuit)、SOC(System On Chip)和SOPC（System On Programmable Chip）嵌入式系统为设计目标，以数字系统设计为应用方向的电子产品自动化设计技术。EDA技术在硬件实现方面融合了大规模集成电路制造技术、IC版图设计技术、ASIC测试和封装技术、FPGA/CPLD编程下载技术、自动测试技术等

13、；在计算机辅助工程方面融合了计算机辅助设计（CAD）、计算机辅助制造（CAM）、计算机辅助测试（CAT）、计算机辅助工程（CAE）技术以及多种计算机语言的设计概念，而在现代电子学方面则容纳了如电子线路设计理论、数字信号处理技术、数字系统建模和优化技术及长线技术理论等等，因此EDA技术是现代电子系统计、制造不可缺少的技术。1.2 频率计设计的目的和意义频率计设计的目的和意义毫无疑问，无论是在科技研究还是在实际应用中，频率测量都是最基本的测量且其作用都显得尤为重要。随着微电子科技的发展，对测频技术的要求也越爱越高。频率计又称为频率计数器，是一种专门对被测信号频率进行测量的电子测量仪器。在传统的生产

14、制造业中，频率计被广泛的应用在产线的生产测试中以确保产品质量。在计量实验室中，频率计被用来对各种电子测量设备的本地振荡器进行校准。在无线通讯测试中，频率计即可以用来对无线通讯基站的主时钟进行校准，还可以用来对无线电台的跳帧信号进行分析。传统的频率计通常采用组合电路和时序电路等大量的硬件电路构成，产品长春理工大学本科毕业设计2不但体积大，运行速度慢，而且测量低频信号时不宜直接使用。在传统的控制系统中，通常将单片机作为控制核心并辅以相应的元器件构成一个整体。但这种方法硬件连线复杂、可靠性差，且在实际应用中往往需要外加扩展芯片，这无疑会增大控制系统的体积，还会增加引入干扰的可能性。对一些体积小的控制

15、系统，要求以尽可能小的器件体积实现尽可能复杂的控制功能，直接应用单片机及其扩展芯片就难以达到所期望的效果。 复杂可编程逻辑器件（CPLD）具有集成度高、运算速度快、开发周期短等特点，基于 CPLD 的数字频率计的设计电路简洁，软件潜力得到充分挖掘，低频段测量精度高，有效防止了干扰的侵入。其独到之处体现在用软件取代了硬件。基于CPLD设计的频率计，在传统意义设计上实现了一些突破。1、用单元电路或单片机技术设计的频率计电路复杂、稳定性差。采用CPLD就能够克服这一点，它可以把具有控制功能的各个模块程序下载在一块芯片上。这一块芯片就能代替原来的许许多多的单元电路或单片机的控制芯片和大量的外围电路。大

16、大的简化了电路结构，提高了电路稳定性。2、以往的频率计测量范围都是有限的，为测量不同频率的信号都要专门的设计某一部分电路，这样很麻烦。而基于 CPLD 设计的频率计可以通过修改VHDL 语言程序来达到改变测量范围的目的。1.3 论文所做的工作及研究内容论文所做的工作及研究内容随着EDA技术的发展和可编程逻辑器件的广泛使用，传统的自下而上的数字电路设计方法、工具、器件已远远落后于当今技术的发展。本设计主要论述了利用 CPLD 实现多功能频率计的过程，使得频率计具有了测量精度高、功能丰富、控制灵活等特点。该频率计按照直接测频法、等精度测频法的原理，克服了传统技术中测频精度随被测信号频率下降而下降的

17、缺点。两种测量方法测量均具有较高的测量精度。 本设计主要工作包括以下几项内容：1、简述了当今频率计的发展情况，对几种常用的测频方法进行了介绍和对比。2、在 CPLD 基础上分别采用直接测频法、等精度测频法来实现对频率的测量。3、完成了基于 EDA 平台 Max+plusII 的 CPLD 的软件电路设计，并且编译调试。4、利用 CPLD 芯片完成了硬件电路设计及下载、调试。长春理工大学本科毕业设计3第第 2 章章 设计环境介绍设计环境介绍本设计采用VHDL硬件描述语言及原理图设计模块作为设计输入，内部有强大的库支持，在电子设计的各个阶段、各个层次通过计算机模拟仿真验证。2.1 EDA 技术的发

18、展及技术的发展及 VHDL 简介简介2.1.1 EDA 技术的发展技术的发展EDA 技术伴随着计算机、集成电路。电子系统设计的发展，经历了计算机辅助设计（Computer Assist Design，CAD） 、计算机辅助工程设计（Computer Assist Engineering Design,CAE）和电子设计自动化（Electronics Design Automation，EDA）三个发展阶段。EDA技术在进入21世纪以后，得到了更大的发展，突出表现在以下几个方面：1、电子设计成果以自主知识产权的方式得以明确表达和确认成为可能。2、在方针和设计两方面支持标准硬件描述语言的功能强大的

19、EDA软件不断推出。3、EDA技术使得电子领域各学科的界限更加模糊，更加互为包容：模拟与数字、软件与硬件、系统与器件、ASIC与GPGA、行为与结构等。4、更大规模的FPGA和CPLD器件的不断推出。5、基于 EDA 工具的 ASIC 设计标准单元以涵盖了大规模电子系统及 IP 核模块。软硬件 IP 核在电子行业的产业领域、技术领域和设计应用领域得到进一步确认。2.1.2 VHDL 简介简介VHDL（Very High Speed Integrated Circuit Hardware Description Language，超高速集成电路硬件描述语言）是在 20 世纪 80 年代后期，由美

20、国国防部开发的一种快速设计电路的工具，目前已经成为 IEEE 的一种工业标准硬件描述语言。相比传统的电路系统设计方法，VHDL 具有多层次描述系统硬件功能的能力，支持自顶向下和基于库的设计的特点，因此设计者可以不必了解硬件结构。从系统设计入手，在顶层进行系统方框图的划分和结构设计，在方框图一级用VHDL 对电路的行为进行描述，并进行仿真和纠错，然后在系统一级进行验证，最后再用逻辑综合优化工具生成具体的门级逻辑电路的网表，下载到具体的CPLD 器件中去，从而实现可编程的专用集成电路（ASIC）的设计。VHDL 语言覆盖面广、描述能力强，能支持硬件的设计、验证、综合和测试，是一种多层次的硬件描述语

21、言。一个VHDL设计由若干个VHDL文件构成，每个文件主要包含如下三个部分中的一个或全部：1、程序包（Package）；长春理工大学本科毕业设计42、实体（Entity）；3、结构体（Architecture）。一个完整的VHDL设计必须包含一个实体和一个与之对应的结构体。一个实体可对应多个结构体，以说明采用不同方法来描述电路。2.1.3 CPLD 器件及其特点器件及其特点CPLD器件继承了ASIC的大规模、高集成度、高可靠性的优点，又克服了ASIC设计周期长、投资大、灵活性差的缺点，逐步成为复杂数字软硬件电路设计的理想首选，它 具有编程灵活、集成度高、设计开发周期短、适用范围宽、开发工具先进

22、、设计制造成本低、对设计者的硬件经验要求低、标准产品无需测试、保密性强、价格大众化 、可编程性和实现方案容易改 等特点，可实现较大规模的电路设计，因此被广泛应用于产品的原型设计和产品生产（一般在10000件以下）之中。几乎所有应用中小规模通用数字集成电路的场合均可应用 CPLD器件。CPLD器件已成为电子产品不可缺少的组成部分，它的设计和应用成为电子工程师必备的一种技能。CPLD器件内部采用自顶向下的方法：首先定义好系统高层次的功能，然后按照要求对系统进行分解，分解出的每个子系统具有相应的功能，对这些子系统仍然可以继续分解，直到分解为许多基本逻辑模块，从顶层到底层的设计层次清楚。底层各功能模块

23、采用原理图输入方式，过程简单，另外的优点是各模块均可进行功能仿真，便于发现错误和进行修改。CPLD 也是一种用户根据各自需要而自行构造逻辑功能的数字集成电路。其基本设计方法是借助集成开发软件平台，用原理图、硬件描述语言等方法，生成相应的目标文件，通过下载电缆（“在系统”编程）将代码传送到目标芯片中，实现设计的数字系统。2.2 基于基于 EDA 的的 CPLD/FPGA 设计流程设计流程一个完整的、典型的 EDA 设计流程既是自顶向下设计方法的具体实施途径，也是 EDA 工具软件本身的组成结构。基于 EDA 的 CPLD/FPGA 设计流程包括：2.2.1 设计输入设计输入1）图形输入图形输入通

24、常包括原理图输入、状态图输入和波形图输入等方法。原理图输入方法类似于传统电子设计方法的原理图编辑输入方式，即在EDA 软件的图形编辑界面上绘制能完成特定功能的电路原理图。原理图由逻辑器件（符号）和连接线构成，图中的逻辑器件可以是 EDA 软件库中预制的功能模块，如与门、或门、非门、触发器以及各种含 74 系列器件功能的宏功能块，甚至还有一些类似于 IP 的功能块。状态图输入方法就是根据电路的控制条件和不同的转换方式，用绘图的方长春理工大学本科毕业设计5法，在EDA工具的状态图编辑器上绘制出状态图，然后由EDA编译器和综合器将此状态变化流程图形编译综合成电路网表。波形图输入方法主要用于建立和编辑

25、波形设计文件以及输入仿真向量和功能测试向量。波形设计输入适合用于时序逻辑和有重复性的逻辑函数，系统软件可以根据用户定义的输入/输出波形自动生成逻辑关系。2）文本输入文本输入是采用硬件描述语言进行电路设计的方式。这种方式与传统的计算机软件语言编辑输入基本一致。就是将使用了某种硬件描述语言（HDL）的电路设计文本，如VHDL或Verilog的源程序，进行编辑输入。2.2.2 综合综合综合就是把某些东西结合到一起，把设计抽象层次中的一种表述转化为另一种表述的过程。整个综合过程就是将设计者在EDA平台上编辑输入的HDL文本、原理图或状态图形描述，依据给定的硬件结构组件和约束控制条件进行编译、优化、转换

26、和综合，最终获得门级电路甚至更底层的电路描述网表文件。由此可见，综合器工作前，必须给定最后实现的硬件结构参数，它的功能就是将软件描述与给定的硬件结构用某种网表文件的方式对应起来，成为相应的映射关系。2.2.3 适配适配适配器也称为结构综合器，它的功能是将由综合器产生的网表文件配置于指定的目标器件中，使之产生最终的下载文件，如JEDEC、Jam格式的文件。适配所选定的目标器件（FPGA/CPLD芯片）必须属于原综合器指定的目标器件系列。适配综合通过后，必须利用适配器将综合后网表文件针对某一具体的目标器件进行逻辑映射操作，其中包括底层器件配置、逻辑分割、逻辑优化、逻辑布局布线操作。适配完成后可以利

27、用适配所产生的仿真文件作精确的时序仿真，同时产生可用于编程的文件。2.2.4 时序仿真与功能仿真时序仿真与功能仿真在编程下载前必须利用EDA工具对适配生成的结果进行模拟测试，就是所谓的仿真。仿真就是让计算机根据一定的算法和一定的仿真库对CPLD设计进行模拟，以验证设计，排除错误。2.2.5 编程下载编程下载把适配后生成的下载或配置文件，通过编程器或编程电缆向FPGA或CPLD进行下载，以便进行硬件调试和验证（Hardware Debugging）。通常，将对CPLD的下载称为编程（Program），对FPGA中的SRAM进行直接下载的方式称为配置（Configure）。2.2.6 硬件测试硬件

28、测试最后是将含有载入了设计的FPGA或CPLD的硬件系统进行统一的测试，以长春理工大学本科毕业设计6便最终验证设计项目在目标系统上的实际工作情况，以排除错误，完成设计2.3 Max+Plus开发工具开发工具2.3.1 Max+Plus开发系统的特点开发系统的特点Max+Plus是美国 Altera 公司提供的 FPGA/CPLD 开发集成坏境，其全称为 Multiple Array Matrix and Programmable Logic User System。Max+Plus界面友好、使用便捷，被誉为业界最易用易学的 EDA 软件。在 Max+Plus上可以完成设计输入、元件适配、时序仿

29、真和功能仿真、编程下载整个流程，它提供了一种与结构无关的设计环境，使设计者能方便地进行设计输入、快速处理和器件编程。Altera 的 Max+Plus开发系统是一种全集成的可编程逻辑设计环境，能满足各种各样的设计要求。其特点有以下几点：开放的界面与结构无关完全集成化丰富的设计库模块化工具硬件描述语言Opencore 特征2.3.2 Max+Plus的功能的功能Max+Plus支持 FLEX、MAX 及 Classic 等系列 EDA 器件，设计者无须精通器件内部的复杂结构，只需用自己熟悉的设计输入工具，如高级行为语言、原理图或波形图进行设计输入，它便将这些设计转换成目标结构所要求的格式，从而简

30、化了设计过程。而且 Max+Plus提供了丰富的逻辑功能库供设计者使用。设计者利用以上这些库及自己添加的宏功能模块，可大大减轻设计的工作量.，减轻了设计者的工作负担，使设计者可以快速完成所需的设计。使用该软件，用户从开始设计逻辑到完成器件下载编程一般只需数个小时时间，其中设计的编辑时间往往仅需数分钟。用于可在一个工作日内完成实现设计项目的多次修改，直至最终设计定型。Max+plusII 支持的设计输入方式主要有 4 种：图形输入（gdf 文件）、AHDL 语言（Altera 公司自定义的 HDL）、VerilogHDL 以及 VHDL。还有其他常用的 EDA 工具产生的输入文件，如 EDIF

31、文件；Floorplan 编辑器（低层编辑程序），可方便进行管脚锁定，逻辑单元分配；层次化设计管理；LPM（可调参数模块）。Max+plusII 支持的设计校验：时序分析、功能仿真、时序仿真、波形分析/模拟器、生成一些标准文件为其他 EDA 工具使用。长春理工大学本科毕业设计72.3.3 Max+Plus的设计过程的设计过程Max+Plus软件设计的流程应包括 5 个部分。 设计输入功能仿真设计修改编程校验项目编译验证功能 图 2-1 设计流程图1、设计输入：可以采用原理图输入、HDL 语言描述、EDIF 网表读入及波形输入等方式。2、功能仿真：此时为零延时模式，主要为检验输入是否有误。3、项

32、目编译：主要完成器件的选择及配置，逻辑的综合及器件的装入，延时信息的提取。4、验证仿真：将编译产生的延时信息加入到设计中，进行布局后的仿真，是与实际器件工作时情况基本相同的仿真。5、编程校验：用验证仿真确认的配置文件经 EPROM 或编程电缆配置可编程器件，加入实际激励，进行测试，以检查是否完成预定功能。以上各步如果出现错误的现象，则需重新回到设计输入阶段，改正错误输入或调整电路后重复上述过程。 长春理工大学本科毕业设计8第第 3 章章 频率计的设计原理及方案频率计的设计原理及方案3.1 频率计的设计原理频率计的设计原理传统的数字电子系统或 IC 设计中，手工设计占了较大的比例。一般先按电子系

33、统的具体功能要求进行功能划分，然后对每个子模块画出真值表，用卡诺图进行手工逻辑简化，写出布尔表达式，画出相应的逻辑线路图，再据此选择元器件，设计电路板，最后进行实测与调试。传统的手工设计发展而来的自底向上的设计方法，在进行手式电路设计时，一个硬件系统的实现过程是从选择具体的元器件开始的。这些传统数字系统的设计主要基于标准逻辑器件，如TIL 系列、CMOS 系列，采用“bottomup”（自底向上）的方法构成系统。这种“试凑法”设计无固定套路可寻，主要凭借设计者的经验，所设计的数字系统虽然不乏构思巧妙者，但往往要用很多标准器件。随着集成电路发展，自底向上的设计方法已逐步被现代的自顶向下的设计方法

34、所取代。所谓自顶向下的设计，就是设计者首先从整体上规划整个系统的功能和性能，然后对系统进行划分，分解为规模较小、功能较为简单的局部模块，并确立它们之间的相互关系，这种划分过程可以不断地进行下去，直到划分得到的单元可以映射到物理实现。自顶向下的设计方法流程图如下：用系统行为描述一个包含输入输出的顶层模块，同时完成整个系统的模拟与性能分析将系统划分为各个功能模块，每个模块由更细化的行为描述表达由CPLD综合工具完成工艺的映射图3-1自顶向下的设计方法流程图频率计是能够测量和显示信号频率的电路。所谓频率，就是周期性信号在单位时间（1 s）内变化的次数。数字频率计是直接用十进制数字来显示被测信号频率的

35、一种测量装置。常用的测频方法有两种，一种是测周期法，一种是测频率法。测周期法需要有基准时钟频率 Fs，在待测信号一个周期 Tx 内，记录基准系统时钟频率的周期数Ns，则被测频率可表示为：长春理工大学本科毕业设计9 （3-1）NsFsFx 测频率法就是在一定时间间隔 Tw（该时间定义为闸门时间）内，测得这个周期性信号的重复交换次数为 Nx，则其频率可表示为： （3-2）TwNxFx 这两种方法的计数值会产生正负一个字的误差，并且被测精度与计数器中记录的数值Nx有关，为保证测试精度，一般对于低频信号采用测周期法，对于高频信号采用测频率法。3.1.1 直接测频法原理直接测频法原理直接测频法是在给定的

36、闸门时间内，通过测量一定时间内通过的周期信号进行重复计数，再利用一定的转换方法计算出被测信号的频率。被测信号的频率和闸门时间的设置都会对测量精度有影响。直接测频法控制波形图如下：TN闸门信号标准信号被测信号图 3-2 直接测频法时序控制波形图直接测频法的一般思路是：在精确规定计数允许周期 T 内，计数器对被测信号的周期（脉冲）数进行计数，计数允许周期 T 的长度决定了被测信号频率的范围。较长的计数允许周期 T 对低频信号而言有利于改善测量精度，但对于高频信号来说，则会产生溢出；较短的计数允许周期 T 对低频信号的测量，虽然精度降低，但能测量的最大频率较高，且不会溢出。因此本设计为提高测频精度，

37、加入 4 个量程档位。1 档为 0Hz9999Hz，2 档为 10Hz99.99KHz，3档为 100Hz999.9KHz，4 档为 1000Hz9.999MHz,并且具有超量程提示功能，在超出目前量程档次时报警。3.1.2 等精度测频法原理等精度测频法原理等精度测频法是在计数器测频法的基础上发展来的，频率为 fx 的被测信号经过通道滤波、放大、整形后输入到同步门控制电路和闸门 1，晶体振荡器的输出信号作为标准输入到闸门 2.被测信号在同步控制门的作用下，产生一个与被测信号同步的闸门信号。在同步门打开时通过同步门分别输入到事件计数器和时间计数器的信号输入端，计数器开始计数。同步门关闭时信号不能

38、通过主长春理工大学本科毕业设计10门，计数器停止计数，单片机发出命令读入计数器的数值，并进行数据处理，将处理后的结果送显示。图 3-3 等精度测频法时序控制波形图此种测频可获得较高的测量精度，测频范围是 0Hz40MHz，测频范围广。并且具有超量程报警功能。3.2 频率计的设计方案频率计的设计方案本设计的核心部件是CPLD芯片，所有信号包括基准频率信号，被测信号均送到CPLD芯片中。3.2.1 基于直接测频法的设计方案基于直接测频法的设计方案基于直接测频法设计的系统包含以下模块：分频器模块、闸门定时信号模块、测频控制信号发生器模块、4 个有时钟使能的十进制计数器模块、4 个锁存器模块、显示模块

39、。被测信号放大整形计数器有源晶振BYGY-EDA试验箱4MHz分频器闸门定时信号控制器测频控制信号发生器锁存器显示模块共阴极LED数码管报警设备电源部分CPLD芯片图3-4 采用直接测频法的数字频率计设计长春理工大学本科毕业设计11频率测量的基本原理是计算每秒钟内待测信号的脉冲个数。测频的过程是将试验箱上的 4MHz 的频率经分频器变成 1KHz 的时钟信号，再经过闸门定时信号控制器再分频，得到 4 种不同的闸门控制信号，分别是1Hz、10Hz、100Hz、1000Hz 四种，从而可以测出 09.999MHz 内的高频、低频信号。并且具有超量程提示功能，在超出目前量程档次时报警。以产生 1Hz

40、 的闸门信号为例，经过测频控制信号发生器，计数使能信号能产生一个 1 s 脉宽的周期信号，并对频率计的每一个计数器的使能端进行同步控制。当使能信号为高电平时允许计数，为低电平时停止计数，并保持其所计脉冲个数。在停止计数期间，首先需要一个锁存信号的上跳沿将计数器在前 1 s 的计数值锁存进数据锁存器中，并由外部的 7 段译码器译出，并稳定显示。锁存信号之后，必须有一个清零信号对计数器进行清零，为下 1 s 的技术操作做准备。其中控制信号频率始终为 1 Hz ，那么使能信号的脉宽正好为 1 S，可以用作技术闸门信号。然后根据测频的时序要求，可得出逻辑信号和清零信号的逻辑描述。计数完成后，利用技术使

41、能信号反向值的上跳沿产生一个锁存信号。0.5 s 后，清零信号产生一个清零信号上跳沿。计数器的特殊之处是，有一时钟使能输入端 ena，用于锁存计数值。当高电平时计数允许，低电平时计数禁止。锁存器的设计要求为若已有 4 位 B C D 码存于此模块的输入口，在锁存信号的上跳沿后即被锁存到寄存器内部，并由寄存器的输出端输出，然后有实验箱上7 段译码器译成能在数码管上显示输出的相应数值。具体各模块的作用是：分频器模块：将试验箱上的 4MHz 的时钟信号变成 1KHz 的信号。闸门定时信号模块：将输入的 1KHz，产生 4 种不同的闸门信号，为控制信号发生器提供 4 种不同的频率信号：1KH、100H

42、z、10Hz、1Hz。测频控制信号发生器模块：每次测量时，用由时基标准信号产生的闸门信号启动计数器，对输入脉冲信号计数，闸门信号结束即将计数结果送入锁存器，然后计数器清零，准备下一次计数。十进制计数器模块：从测频原理的介绍中可以看出，测频的本质就是计数，所以计数器也是系统中不可或缺的模块。锁存器模块：锁存计数器数值。其好处是使显示数据稳定，不会由于周期性的清零信号而不断闪烁。锁存器的位数跟计数器的位数一致。显示模块：控制共阴极数码管显示、输出。3.2.2 基于等精度测频法的设计方案基于等精度测频法的设计方案基于等精度测频法设计的测频系统包括以下模块：校正模块、D触发器模块、分频器模块、四位除法

43、器模块、两个十进制计数器模块、乘法器模块、高、低位转换模块、显示模块。长春理工大学本科毕业设计12放大整形有源晶振BYGY-EDA试验箱4MHz分频器校正模块CNT10-2CNT10-1D触发器除法器乘法器高低位转换模块显示模块共阴极LED数码管报警设备报警设备电源部分CPLD芯片图3-5 采用等精度测频法的数字频率计设计频率测量的原理是：设 CNT10-1 和 CNT10-2 是两个可控十进制计数器。标准频率信号从 CNT10-1 的时钟输入端 CLK 输入，其频率为 Fs，被测频率信号从 CNT10-2 的时钟输入端 CLK 输入，其频率为 Fx。当预置门控信号为高电平时，被测信号的上升沿

44、通过触发器 D 的 Q 端同时启动计数器 CNT10-1 和CNT10-2。CNT10-1 和 CNT10-2 分别对标准信号 Fs 和被测信号 Fx 同时计数。当预置门信号为低电平时，随后而至的被测信号的上升沿将使两个计数器同时关闭。设在一次预置门电路 T 内对被测信号计数为 Nx，对标准信号计数为Ns，则下式成立： （3-NsFsNxFx3）由此推得： （3-NsNsFsFx*4）若所测频率为 Fx，其真实值 Fxe，标准频率为 Fs，一次测量中，由于 Fx计数的起停都是由该信号的上跳沿触发的，因此在 T 内对 Fx 的计数 Nx 无误差，在此时间内的计数 Ns 最多相差一个脉冲，即et1

45、，则下式成立 （3-5NsFsNxFx） （3-6etNsFsNxFxe）长春理工大学本科毕业设计13可分别推得 （3-7NsFsNxFx） （3-8NxetNsFsFxe*）根据相对误差公式有 （3-FxeFxFxeFxeFxe9）经整理得到 （3-10NsetFxeFxe）因et1，故1/N，即Net （3-NFxeFxe111） （3-FsTNs*12）据以上分析，可知等精度测频法具有以下三个特点：1、相对测量误差与被测频率高低无关；2、增大T或F可以增大N，减少测量误差，提高测量精度；3、测量精度与预置门宽度和标准频率有关，与被测信号的频率无关，在预置门和常规测频阀门时间相同而被测信号

46、频率不同的情况下，等精度测量法的测量精度不变。具体的各模块的作用是：校正模块：当输入被测信号为标准信号时，标准信号的频率就会在数码管上显示出来，可以更加有效的验证频率计设计的可靠性。当输入非标准信号时，可进行正常的频率测量。分频器模块：可将标准信号分成任意所需的合适的信号，来进行适当的测量。D触发器：利用D触发器来进行适当的闸门信号控制。计数器模块：对被测信号和标准信号来进行计数控制。除法器模块：对计数器值进行除法计算。乘法器模块：对除法器的计算值与标准信号值进行乘法计算，即得被测信长春理工大学本科毕业设计14号值。高、低位转换模块：将16位按高、低位将其转换成4个4位二进制数据，便于输出显示

47、。显示模块：控制共阴极数码管显示、输出。长春理工大学本科毕业设计15第第4章章 频率计硬件与软件频率计硬件与软件4.1 频率计硬件频率计硬件利用CPLD芯片，等精度频率计的系统硬件框图如图4.1.1所示。主要由单片机控制电路、CPLD测频电路、显示电路、键盘输入电路、信号整形电路等组成。CPLDEPM7128单片机AT89C51显示电路键盘输入时钟输入标准频率信号整形电路自校输入图4-1 频率计硬件电路系统框图4.1.1 电源部分电源部分本设计采用5V电源电压为其供电。整个电路的供电电源如图所示，交流电经变压、滤波后，由一片78L05将输出电压稳压在+5V。+IN+OUTGND+5V火线FUS

48、E1A220V零线9V+4700u/25V0.47uF0.1uF+4700u/16V7805IN4007图4-2 电源部分设计电路图长春理工大学本科毕业设计164.1.2 整形部分整形部分图为输入信号整形电路。被测信号经限幅电路（由两片1N4148组成）限幅后，由两级直接耦合放大器放大，最后再由施密特触发器（4093）整形，送入CPLD芯片进行测频。该电路R、C参数根据实际所测信号的带宽确定，如频率较高大于70MHz，则电路和PCB布线都需作较大改动。因测频范围在0至9.999MHz之间，所以不需要较大改动即可满足要求。 123U1A4093D21N4148D11N4148C610uFC410

49、uFC110uFC310uFC210uFC510uFR11KR81KV13DG13CV23DG13CR31KR21KR71KR51KR41K信信信信信信信信信信+5V图4-3 整形部分设计电路图4.1.3 CPLD芯片芯片EPM7128SLC84-15是Altera公司的MAX7000S系列CPLD芯片，它采用CMOS工艺并以第二代矩阵结构为基础，实际上也是基于高性能EEPROM结构的CPLD芯片，完全符合IEEE 1149.1 JTAG 边界扫描标准。EPM7128SLC84-15有84个引脚（如图4-3所示），其中5根用于ISP（ In System Programmable）下载，可方便

50、地对其进行系统编程。此器件内集成了6000个门，其中典型可用门为2500个；有8个逻辑阵列块，有128个宏单元，每个宏单元都有独立的可编程电源控制，最多可以节省50%的功耗，宏单元内的寄存器具有单独的时钟和复位等信号；有60个可用I/O口，可单独配置为输入、输出及双向工作方式；有2个全局时钟及一个全局使能端和一个全局清除端。EPM7128SLC84-15支持多种电压口，具有最小5ns 的引脚到引脚的逻辑时延，最高可测175.4MHz 的计数频率，并支持多种编程方式，同时可利用Altera 公司的第三代开发软件Max+plusII方便地进行仿真、综合和下载。EPM7128SLC84-15是硬件电

51、路的核心芯片本次设计中的分频器模块、闸门定时信号模块、十进制计数模块、锁存器模块、显示模块的VHDL程序或者原长春理工大学本科毕业设计17理符号图都要下载到EPM7128SLC84-15中进行调试。 4-4 EPM7128SLC84-15 器件引脚图4.1.4 显示部分显示部分本设计采用七位LED数码显示管完成显示任务，显示部分如图4.1.5所示，其采用串行接口静态显示方式。移位寄存器74LS164的两个输入端A和B与CPLD的数据输出口相接，时钟信号CLK与同步移位脉冲输出口相接。前一个移位寄存器的输出端也与下一个移位寄存器的输入端A、B 相连，这样首尾相连，直到传送4位显示数为止。当显示完

52、以后，先送出的数显示在最右边一位，最后送出的数显示在最左边一位。这种显示占用机时少，亮度大，显示可靠稳定。使用74LS164驱动LED静态显示，其方法简单，显示效果好，并且占用的的I/O口少（只要2个），且74LS164芯片很便宜，成本很低，所以在实际中经常使用。一般来说，用这种方法可以扩展很多个LED块，显示很多位数字。长春理工大学本科毕业设计181234567abcdefg8dp9GN Dabfcgdedp8SE G-L ED1SH UMA _YIN1234567abcdefg8dp9GN Dabfcgdedp8SE G-L ED2SH UMA _YIN1234567abcdefg8dp9

53、GN Dabfcgdedp8SE G-L ED3SH UMA _YIN1234567abcdefg8dp9GN Dabfcgdedp8SE G-L ED4SH UMA _YINCL KA1B2QA3QB4QC5QD6CL K8CL R9QE10QF11QG12QH13U574L S164A1B2QA3QB4QC5QD6CL K8CL R9QE10QF11QG12QH13U474L S164A1B2QA3QB4QC5QD6CL K8CL R9QE10QF11QG12QH13U374L S164A1B2QA3QB4QC5QD6CL K8CL R9QE10QF11QG12QH13U274L S164

54、R1 01K R1 11K R1 21K R1 31K I/OI/OI/O图4-5 显示部分设计电路图4.1.5 键盘部分键盘部分本设计一共需要五个按键，其中包括测周期、测频率、测脉宽、测占空比四个功能选择键，一个复位键，复位键使用单片机自身的复位功能。键盘与单片机相连，通过键盘扫描程序确定是否有键按下并判断是那个键被按下，从而进一步调用与之所代表的功能相符的计算子程序，在把计算结果通过显示电路显示出来。这样就可以实现按下功能选择键之后，在数码显示管上读出该指标的测量结果。键盘电路如图4.1.6所示，其中sw1为复位键，sw2sw5这四个键位命令键。在测量的时候，用户可以根据被测信号的大致范围

55、选择不同的适合被测信号的量程档位从sw2sw5这四个键输入。共有四个不同的闸门时间代表不同的档位量程，分别是0.01s，0.1s，1s，10s。同时由LED1LED4进行相应的档位显示。CPLD由sw2sw5读入键盘控制命令，编译后的数据从CPLD的Key1，Key2输出。单片机从CPLD读取译码后的数据，计算后由单片机向CPLD输出闸门脉宽控制计数器计数，P1.0，P1.1，P1.2，P1.3，P1.4，P1.5，P1.6，P1.7输出数码管位显示信号。长春理工大学本科毕业设计194.2 频率计软件频率计软件利用Max+plusII的编程环境，编写分频器模块、闸门定时信号模块、测频控制信号发

56、生器模块、计数器模块、锁存器模块、显示模块部分程序。4.2.1 分频器模块分频器模块分频器模块要将实验室的 4MHz 转换成 1KHz 的信号来作为标准信号。其设计时分为两部分：（1）count1000 的设计。EN：输入使能信号； CLK：输入时钟信号；Q：输出信号； RCO：进位输出信号；利用 3 个 74161 器件、2 个输入器件、2 个输出器件即可连线连接成一个count1000 器件。74161 的引脚、逻辑电路如图所示，其中 RD 是异步清零端，LDN 是预置数控制端，A、B、C、D 是预置数据输入端，ENT 和 ENP 是计数使能控制端，RCO（=ENTQAQBQCQD）是进位

57、输出。图 4-6 74161 的器件引脚图（2）fpq 的设计。EN：输入使能信号； CLK：输入时钟信号；Q：输出信号； 利用 1 个 74161 器件、2 个输入器件、1 个输出器件和 1 个 count1000 器件即可连线连接成一个 fpq4000 器件。进行仿真无误后，就要引脚锁定，其目的是将设计编程下载到选定的目标器件（EPM7128SLC84-15）中来进行进一步的硬件测试，以便最终了解设计项目的正确性。这就必须根据 EDA 实验板的要求对设计项目输入输出引脚赋予确定的引脚，以便能够为其进行实测。这里根据实际需要将 fpq4000 的 3 引脚EN、CLK、Q 分别与目标器件 E

58、PM7128SLC84-15 的 4、5、6 脚相接，操作如下：长春理工大学本科毕业设计20（1）选择菜单 AssignPinLocationChip，在弹出的对话框中 Node Name框中键入分频器的端口名。在右侧的 Pin Type 栏中将显示该信号的属性。（2）在左侧的 Pin 下拉列表中输入该信号对应的引脚编号 4、5、6，然后单击 Add 按钮，再单击 OK 按钮结束。4.2.2 闸门定时模块闸门定时模块在本设计中，对于 4 位十进制计数器来说，当闸门信号的最大采样时间为1s 时，其计数值在 09999 之间，则其最大频率为 9999Hz，此即为频率计电路工作的 1 档；当闸门信号

59、的最大采样时间为 0.1s（100ms）时，其计数值在09999 之间，把它转换为频率则为最小频率 10Hz，最大频率为 99.99KHz，此即为频率计电路工作的 2 档；当闸门信号的最大采样时间为 0.01s（10ms）时，其计数值在 09999 之间，把它转换为频率则为 100Hz，最大频率为999.9KHz，此即为频率计电路的 3 档；当闸门信号的最大采样时间为0.001s（1ms）时，其计数值在 09999 之间，把它转换成频率为 1000Hz，最大频率为 9.999MHz，此即为频率计工作的 4 档。本设计中，系统输入时钟为 4MHz，经过分频器后转换为 1KHz 的信号。为产生四种

60、不同的闸门信号 T，可有一组 3 级模 10 计数器对 1000Hz 信号进行分频，为控制信号发生器提供四种不同的频率信号，通过数据选择器 41MUX利用量程选择开关控制闸门信号 T 的基准时钟。41MUX 为 4 选 1 数据选择器，其 4 个输入为 1KHz 信号进行分频后的 4 种不同的信号 1s、100ms、10ms、1ms。A、B 为量程选择开关，其 4 种不同的编码状态 00、01、10、11 通过 4 选 1 数据选择器分别选择输出 4 种不同的clk，clk 将作为控制信号发生器模块的控制时钟脉冲。A、B 的四种不同的编码状态通过 2-4 译码器 74139M 产生 4 个量程