EDA课程设计报告书抢答器

1、广西科技大学（筹）课程设计 数字式竞赛抢答器 第一章 EDA技术简介随着电子技术和计算机技术的飞速发展，电子线路的设计工作也日益显得重要。经过人工设计、制作实验板、调试再修改的多次循环才定型的传统产品设计方法必然被计算机辅助设计所取代，因为这种费时费力又费资源的设计调试方法既增加了产品开发的成本，又受到实验工作场地及仪器设备的限制。为了克服上述困难，加拿大Interactive Image Technologies公司推出的基于Windows 9598NT操作系统的EDA软件（Electronics Workbench“电子工作台”，EWB）。他可以将不同类型的电路组合成混合电路进行仿真。EW

2、B是用在计算机上作为电子线路设计模拟和仿真的新的软件包，是一个具有很高实用价值的计算机辅助设计工具。目前已在电子工程设计等领域得到了广泛地应用。与目前流行的电路仿真软件相比较，EWB具有界面直观、操作方便等优点。他改变了有些电路仿真软件输入电路采用文本方式的不便之处，该软件在创建电路、选用元器件的测试仪器等均可以直接从屏幕图形中选取，而且测试仪器的图形与实物外形基本相似，从而大大提高了电子设计工作的效率。此外，从另一角度来看，随着计算机技术和集成电路技术的发展，现代电子与电工设计，已经步入了电子设计自动化（EDA）的时代，采用虚拟仿真的手段对电子产品进行前期工作的调试，已成为一种发展的必然趋势

3、。通过对实际电子线路的仿真分析，从而提高对电路的分析、设计和创新能力。1.1 FPGA简介FPGA（FieldProgrammable Gate Array），即现场可编程门阵列，它是在PAL、GAL、CPLD等可编程器件的基础上进一步发展的产物。它是作为专用集成电路（ASIC）领域中的一种半定制电路而出现的，既解决了定制电路的不足，又克服了原有可编程器件门电路数有限的缺点2。目前以硬件描述语言（Verilog或VHDL）所完成的电路设计，可以经过简单的综合与布局，快速的烧录至 FPGA 上进行测试，是现代 IC 设计验证的技术主流。这些可编辑元件可以被用来实现一些基本的逻辑门电路（比如AND

4、、OR、XOR、NOT）或者更复杂一些的组合功能比如解码器或数学方程式。在大多数的FPGA里面，这些可编辑的元件里也包含记忆元件例如触发器（Flipflop）或者其他更加完整的记忆块。图1.1 FPGA内部结构框图现场可编程门阵列FPGA作为集成度和复杂程度最高的可编程ASIC，主要由与阵列、或阵列、输入缓冲电路、输出宏单元等组成，是ASIC的一种新型门类，它建立在创新的发明构思和先进的EDA技术之上。运算器、乘法器、数字滤波器、二维卷积器等具有复杂算法的逻辑单元和信号处理单元的逻辑设计都可选用FPGA实现。它采用SRAM开关元件的FPGA是易失性的，每次重新加电，FPGA都要重新装入配置数据

5、。突出优点是可反复编程，系统上电时，给FPGA加载不同的配置数据，即可令其完成不同的硬件功能。这种配置的改变甚至可以在系统的运行中进行，实现系统功能的动态重构。传统的数字逻辑设计使用TTL电平和小规模的数字集成电路来完成逻辑电路图。使用这些标准的逻辑器件已经被证实是最便宜的手段，但是要求做一些布线和复杂的电路集成板(焊接调试)等工作，如果出现错误，改动起来特别麻烦。因此，采用传统电子设计方案人员的很大一部分工作主要集中在设备器件之间物理连接、调试以及故障解决方面。正是因为FPGA的EDA技术使用了更高级的计算机语言，电路的生成基本上是由计算机来完成，将使用户能较快地完成更复杂的数字电路设计，

6、由于没有器件之间的物理连接，因此调试及故障排除更迅速、有效3。1.1.1 传统FPGA的不足与改进在现今的数字系统设计中，以“嵌入式微控制器+FPGA”为核心的体系结构因其强大的处理能力和灵活的工作方式而被广泛采用。嵌入式微控制器的优势在于将微处理器内核与丰富多样的外围接口设备紧密结合，在提供强大的运算、控制功能的同时，降低了系统成本和功耗，因而适合作为数字系统的控制核心；FPGA的优势在于超高速、丰富的逻辑资源以及用户可灵活配置的逻辑功能，适用于逻辑接口功能多种多样、灵活可变的场合。将二者结合形成优势互补，如有需要，再配以适当的专用芯片（例如音视频编解码器、数字调制解调器等）。这种体系结构适

7、用于大多数复杂数字系统的设计。如系统中包含可编程器件，就必须考虑其功能配置的问题。然而，传统的FPGA配置方案（例如调试阶段的专用下载电费方式、成品阶段的专用存储器方式）在成本、效率、灵活性等方面都存在着明显的不足。针对这样的实际问题，基于嵌入式微控制器与FPGA广泛共存于复杂数字系统的背景，考虑到大量数字系统要求接入Internet的现状，借鉴软件无线电“一机多能”的思想，提出了一种基于嵌入式系统和Internet的FPGA动态配置方案。该方案的提出，旨在基于系统现有的、通用的软硬件资源，尽可能地提高FPGA配置的效率和灵活性。实践证明，该方案可行、实用，达到了设计目的。1.1.2 FPGA

8、工作原理FPGA采用了逻辑单元阵列LCA（Logic Cell Array）这样一个概念，内部包括可配置逻辑模块CLB（Configurable Logic Block）、输出输入模块IOB（Input Output Block）和内部连线（Interconnect）三个部分。FPGA的基本特点主要有： 1）采用FPGA设计ASIC电路，用户不需要投片生产，就能得到合用的芯片。 2）FPGA可做其它全定制或半定制ASIC电路的中试样片。 3）FPGA内部有丰富的触发器和IO引脚。 4）FPGA是ASIC电路中设计周期最短、开发费用最低、风险最小的器件之一。 5) FPGA采用高速CHMOS工艺

9、，功耗低，可以与CMOS、TTL电平兼容。 可以说，FPGA芯片是小批量系统提高系统集成度、可靠性的最佳选择之一。 FPGA是由存放在片内RAM中的程序来设置其工作状态的，因此，工作时需要对片内的RAM进行编程。用户可以根据不同的配置模式，采用不同的编程方式。 加电时，FPGA芯片将EPROM中数据读入片内编程RAM中，配置完成后，FPGA进入工作状态。掉电后，FPGA恢复成白片，内部逻辑关系消失，因此，FPGA能够反复使用。FPGA的编程无须专用的FPGA编程器，只须用通用的EPROM、PROM编程器即可。当需要修改FPGA功能时，只需换一片EPROM即可。这样，同一片FPGA，不同的编程数

10、据，可以产生不同的电路功能。因此，FPGA的使用非常灵活。 1.1.3 FPGA配置模式FPGA有多种配置模式：并行主模式为一片FPGA加一片EPROM的方式；主从模式可以支持一片PROM编程多片FPGA；串行模式可以采用串行PROM编程FPGA；外设模式可以将FPGA作为微处理器的外设，由微处理器对其编程。如何实现快速的时序收敛、降低功耗和成本、优化时钟管理并降低FPGA与PCB并行设计的复杂性等问题，一直是采用FPGA的系统设计工程师需要考虑的关键问题4。如今，随着FPGA向更高密度、更大容量、更低功耗和集成更多IP的方向发展，系统设计工程师在从这些优异性能获益的同时，不得不面对由于FPG

11、A前所未有的性能和能力水平而带来的新的设计挑战。1.1.4 FPGA系统设计流程一般说来，一个比较大的完整的项目应该采用层次化的描述方法：分为几个较大的模块，定义好各功能模块之间的接口，然后各个模块再细分去具体实现，这就是TOP DOWN（自顶向下）的设计方法。目前这种高层次的设计方法已被广泛采用。高层次设计只是定义系统的行为特征，可以不涉及实现工艺，因此还可以在厂家综合库的支持下，利用综合优化工具将高层次描述转换成针对某种工艺优化的网络表，使工艺转化变得轻而易举。CPLD/FPGA系统设计的工作流程如图2-2所示。流程说明：1).工程师按照“自顶向下”的设计方法进行系统划分。2).输入VHD

12、L代码，这是设计中最为普遍的输入方式。此外，还可以采用图形输入方式（框图、状态图等），这种输入方式具有直观、容易理解的优点。3).将以上的设计输入编译成标准的VHDL文件。4).进行代码级的功能仿真，主要是检验系统功能设计的正确性。这一步骤适用于大型设计，因为对于大型设计来说，在综合前对源代码仿真，就可以大大减少设计重复的次数和时间。一般情况下，这一仿真步骤可略去。5).利用综合器对VHDL源代码进行综合优化处理，生成门级描述的网络表文件，这是将高层次描述转化为硬件电路的关键步骤。综合优化是针对ASIC芯片供应商的某一产品系列进行的，所以综合的过程要在相应的厂家综合库的支持下才能完成。6).利

13、用产生的网络表文件进行适配前的时序仿真，仿真过程不涉及具体器件的硬件特性，是较为粗略的。一般的设计，也可略去这一步骤。系统划分编译器代码级功能仿真综合器适配前时序仿真适配器CPLD/FPGA实现适配后仿真模型适配后时序仿真适配报告ASIC实现VHDL代码或图形方式输入仿真综合库器件编程文件图2 CPLD/FPGA系统设计流程7).利用适配器将综合后的网络表文件针对某一具体的目标器件进行逻辑映射操作，包括底层器件配置、逻辑分割、逻辑优化和布局布线。8).在适配完成后，产生多项设计结果：（a）适配报告，包括芯片内部资源利用情况，设计的布尔方程描述情况等；（b）适配后的仿真模型；（c）器件编程文件。

14、根据适配后的仿真模型，可以进行适配后时序仿真，因为已经得到器件的实际硬件特性（如时延特性），所以仿真结果能比较精确的预期未来芯片的实际性能。如果仿真结果达不到设计要求，就修改VHDL源代码或选择不同速度和品质的器件，直至满足设计要求。最后将适配器产生的器件编程文件通过编程器或下载电缆载入到目标芯片CPLD/FPGA中。1.2 VHDL语言1.2.1 VHDL语言简介VHDL的英文全名是Very-High-Speed Integrated Circuit Hardware Description Language,诞生于1982年。1987年底，VHDL被IEEE和美国国防部确认为标准硬件描述语

15、言。自IEEE公布了VHDL的标准版本，IEEE-1076（简称87版)之后，各EDA公司相继推出了自己的VHDL设计环境，或宣布自己的设计工具可以和VHDL接口。此后VHDL在电子设计领域得到了广泛的接受，并逐步取代了原有的非标准的硬件描述语言。1993年，IEEE对VHDL进行了修订，从更高的抽象层次和系统描述能力上扩展VHDL的内容，公布了新版本的VHDL，即IEEE标准的1076-1993版本，（简称93版）。现在，VHDL和Verilog作为IEEE的工业标准硬件描述语言，又得到众多EDA公司的支持，在电子工程领域，已成为事实上的通用硬件描述语言。有专家认为，在新的世纪中，VHDL于

16、Verilog语言将承担起大部分的数字系统设计任务。 VHDL语言是一种用于电路设计的高级语言。它在80年代的后期出现。最初是由美国国防部开发出来供美军用来提高设计的可靠性和缩减开发周期的一种使用范围较小的设计语言 5。VHDL的英文全写是：VHSIC（Very High Speed Integrated Circuit）Hardware Description Language.翻译成中文就是超高速集成电路硬件描述语言。因此它的应用主要是应用在数字电路的设计中。目前，它在中国的应用多数是用在FPGA/CPLD/EPLD的设计中。当然在一些实力较为雄厚的单位，它也被用来设计ASIC。VHDL主

17、要用于描述数字系统的结构，行为，功能和接口。除了含有许多具有硬件特征的语句外，VHDL的语言形式和描述风格与句法是十分类似于一般的计算机高级语言。VHDL的程序结构特点是将一项工程设计，或称设计实体（可以是一个元件，一个电路模块或一个系统）分成外部（或称可视部分,及端口)和内部（或称不可视部分），既涉及实体的内部功能和算法完成部分。在对一个设计实体定义了外部界面后，一旦其内部开发完成后，其他的设计就可以直接调用这个实体。这种将设计实体分成内外部分的概念是VHDL系统设计的基本点6。1.2.2 VHDL系统设计的特点与其他硬件描述语言相比，VHDL具有以下特点：功能强大、设计灵活。VHDL具有功

18、能强大的语言结构，可以用简洁明确的源代码来描述复杂的逻辑控制。它具有多层次的设计描述功能，层层细化，最后可直接生成电路级描述。VHDL支持同步电路、异步电路和随机电路的设计，这是其他硬件描述语言虽不能比拟的。VHDL还支持各种设计方法，既支持自底向上的设计，又支持自顶向下的设计；既支持模块化设计，又支持层次化设计。支持广泛、易于修改。由于VHDL已经成为IEEE标准所规范的硬件描述语言，目前大多数EDA工具几乎都支持VHDL，这为VHDL的进一步推广和广泛应用奠定了基础。在硬件电路设计过程中，主要的设计文件是用VHDL编写的源代码，因为VHDL易读和结构化，所以易于修改设计。强大的系统硬件描述

19、能力。VHDL具有多层次的设计描述功能，既可以描述系统级电路，又可以描述门级电路。而描述既可以采用行为描述、寄存器传输描述或结构描述，也可以采用三者混合的混合级描述。另外，VHDL支持惯性延迟和传输延迟，还可以准确地建立硬件电路模型。VHDL支持预定义的和自定义的数据类型，给硬件描述带来较大的自由度，使设计人员能够方便地创建高层次的系统模型。独立于器件的设计、与工艺无关。设计人员用VHDL进行设计时，不需要首先考虑选择完成设计的器件，就可以集中精力进行设计的优化。当设计描述完成后，可以用多种不同的器件结构来实现其功能。很强的移植能力。VHDL是一种标准化的硬件描述语言，同一个设计描述可以被不同

20、的工具所支持，使得设计描述的移植成为可能。易于共享和复用。VHDL采用基于库（Library）的设计方法，可以建立各种可再次利用的模块。这些模块可以预先设计或使用以前设计中的存档模块，将这些模块存放到库中，就可以在以后的设计中进行复用，可以使设计成果在设计人员之间进行交流和共享，减少硬件电路设计。 1.2.3 VHDL系统优势(1）与其他的硬件描述语言相比，VHDL具有更强的行为描述能力，从而决定了他成为系统设计领域最佳的硬件描述语言。强大的行为描述能力是避开具体的器件结构，从逻辑行为上描述和设计大规模电子系统的重要保证。(2）VHDL丰富的仿真语句和库函数，使得在任何大系统的设计早期就能查验

21、设计系统的功能可行性，随时可对设计进行仿真模拟。（3）VHDL语句的行为描述能力和程序结构决定了他具有支持大规模设计的分解和已有设计的再利用功能。符合市场需求的大规模系统高效，高速的完成必须有多人甚至多个代发组共同并行工作才能实现。（4）对于用VHDL完成的一个确定的设计，可以利用EDA工具进行逻辑综合和优化，并自动的把VHDL描述设计转变成门级网表。（5）VHDL对设计的描述具有相对独立性，设计者可以不懂硬件的结构，也不必管理最终设计实现的目标器件是什么，而进行独立的设计8。1.3 Quartus II1.3.1 Quartus II 简介Quartus II是Altera公司的综合性PLD

22、开发软件，支持原理图、VHDL、VerilogHDL以及AHDL（Altera Hardware Description Language）等多种设计输入形式，内嵌自有的综合器以及仿真器，可以完成从设计输入到硬件配置的完整PLD设计流程。Quartus II可以在XP、Linux以及Unix上使用，除了可以使用Tcl脚本完成设计流程外，提供了完善的用户图形界面设计方式。具有运行速度快，界面统一，功能集中，易学易用等特点10。Quartus II支持Altera的IP核，包含了LPM/MegaFunction宏功能模块库，使用户可以充分利用成熟的模块，简化了设计的复杂性、加快了设计速度。对第三方

23、EDA工具的良好支持也使用户可以在设计流程的各个阶段使用熟悉的第三方EDA工具。此外，Quartus II 通过和DSP Builder工具与Matlab/Simulink相结合，可以方便地实现各种DSP应用系统；支持Altera的片上可编程系统（SOPC）开发，集系统级设计、嵌入式软件开发、可编程逻辑设计于一体，是一种综合性的开发平台。Maxplus II 作为Altera的上一代PLD设计软件，由于其出色的易用性而得到了广泛的应用。目前Altera已经停止了对Maxplus II 的更新支持，Quartus II 与之相比不仅仅是支持器件类型的丰富和图形界面的改变。Altera在Quart

24、us II 中包含了许多诸如SignalTap II、Chip Editor和RTL Viewer的设计辅助工具，集成了SOPC和HardCopy设计流程，并且继承了Maxplus II 友好的图形界面及简便的使用方法11。Altera Quartus II 作为一种可编程逻辑的设计环境, 由于其强大的设计能力和直观易用的接口，越来越受到数字系统设计者的欢迎。 Altera的Quartus II可编程逻辑软件属于第四代PLD开发平台。该平台支持一个工作组环境下的设计要求，其中包括支持基于Internet的协作设计。Quartus平台与Cadence、ExemplarLogic、 MentorG

25、raphics、Synopsys和Synplicity等EDA供应商的开发工具相兼容。改进了软件的LogicLock模块设计功能，增添 了FastFit编译选项，推进了网络编辑性能，而且提升了调试能力。支持MAX7000/MAX3000等乘积项器件。1.4.2 Quartus II主要特点1).Quartus II支持其他公司所提供的EDA工具接口。2).提供了与结构无关的可编程逻辑设计环境。3).提供丰富的库单元供设计者调用，其中包括74系列的全部器件和多种特殊的逻辑功能器件。4).软件支持硬件描述语言设计输入选项，包括VHDL、Verilog HDL和Altera自己的硬件描述语言AHDL

26、。第二章 抢答器的设计要求设计一个可容纳三组参赛者同时抢答的数字抢答器，要求：1、可容纳三组参赛者同时进行抢答；2、可判断第一抢答者并报警指示抢答成功，其他组抢答均无效，同时显示抢答成功的组号。若提前抢答则对相应的抢答组发出警报。3、具有计分功能，若抢答成功并回答正确增加1分，答错不扣分第三章 抢答器的设计分析系统设计方案根据设计要求，系统可由3个模块组成，分别为第一判断电路opt、计分电路counter和显示模块output。其中，第一判断模块主要功能是判断最快抢答者；计分模块用来存储每组竞赛者的得分；显示模块用来显示抢答器的状态和各组的分数。 因此，抢答器的输入信号包括复位信号CLR、抢答

27、使能信号EN、三组竞赛者的抢答按钮A/B/C以及加分按钮ADD；输出信号包括三组参赛者抢答状态的显示LEDx（x表示参赛者编号）及其对应的得分SCOREx、抢答器抢答成功的组别显示等。整个系统的大致组成框图如图2.1所示。图2.1所示第四章 抢答器的第一判断电路模块4.1抢答器的第一判断电路模块的功能抢答队伍共分为3组A,B,C。当主持人按下EN键后，3组队伍才可以按抢答键抢答。抢答成功后表示该组的指示灯见亮起LEDx（x为ABC），但在主持人未按下EN键之前，所有的抢答键按下均是无效的。当任意一个组抢答成功后，其余的组按抢答键无效。抢答键为A,B,C3个键。CLR为复位键；FALSE30为提

28、前抢答报警信号输出抢答组别，高电平有效；Q30为抢答成功组别输出。4.2答器的第一判断电路模块的源程序library ieee;use ieee.std_logic_1164.all;entity opt isport(CLR: in std_logic;EN : in std_logic; A,B,C: in std_logic; LEDA:out std_logic; LEDB:out std_logic; LEDC:out std_logic; FALSE:OUT STD_LOGIC_VECTOR(3 DOWNTO 0); Q :OUT STD_LOGIC_VECTOR(3 DOWNTO

29、 0);END opt;ARCHITECTURE rtl OF opt ISSIGNAL TMP: STD_LOGIC_VECTOR(2 DOWNTO 0);SIGNAL TAG: STD_LOGIC;BEGINTMP=A&B&C;PROCESS(CLR,EN,A,B,C,TMP)BEGINIF CLR=1 THENQ=0000;LEDA=0;LEDB=0;LEDC=0;FALSE=0000;TAG = 0;ELSIF EN=0 THENIF A=1 THENFALSE(2)=1;END IF;IF B=1 THENFALSE(1)=1;END IF;IF C=1 THENFALSE(0)=1

30、;END IF;ELSEFALSE=0000;IF TAG=0 THENIF TMP=1000 THENLEDA=1;LEDB=0;LEDC=0;Q=1000;TAG=1;ELSIF TMP=0100 THENLEDA=0;LEDB=1;LEDC=0;Q=0100;TAG=1;ELSIF TMP=0010 THENLEDA=0;LEDB=0;LEDC=1;Q=0010;TAG=1;-ELSE-LEDA=Z;-LEDB=Z;-LEDC=Z;-LEDD=Z;-Q=ZZZZ;-TAG=1;END IF;-TAG=1;END IF;END IF;END PROCESS;END rtl;4.3器的第一判

31、断电路模块的波形仿真与分析从图中可以看出，当复位清零信号CLR高电平有效时，电路状态立刻被恢复为全0的初始状态。当使能信号EN无效时（低电平）抢答，输出警告信号FALE30与提前抢答者对应的位置会输出高电平，以示警告。当抢答使能信号EN为高电平时，最先抢答的选手对应的显示灯LEDx亮起来，Q30输出抢答成功的选手编号。4.4的第一判断电路模块的电路框图第五章 抢答计分模块5.1抢答计分模块的功能主持人确认选手回答正确后，按下ADD键为选手加分。5.2抢答计分模块的源程序library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_uns

32、igned.all;entity counter isport(ADD: in std_logic;CHOS:in std_logic_vector(3 downto 0);A2,A1,A0:OUT std_logic_vector(3 downto 0);B2,B1,B0:OUT std_logic_vector(3 downto 0);C2,C1,C0:OUT std_logic_vector(3 downto 0);END counter;ARCHITECTURE rtl OF counter ISBEGINPROCESS(ADD,CHOS)VARIABLE POINTS_A2,POIN

33、TS_A1: STD_LOGIC_VECTOR(3 DOWNTO 0); VARIABLE POINTS_B2,POINTS_B1: STD_LOGIC_VECTOR(3 DOWNTO 0); VARIABLE POINTS_C2,POINTS_C1: STD_LOGIC_VECTOR(3 DOWNTO 0); BEGINIF ADDEVENT AND ADD=1 THENIF CHOS=0001 THENIF POINTS_A1=1001 THENPOINTS_A1:=0000; IF POINTS_A2=1001 THENPOINTS_A2:=0000; ELSE POINTS_A2:=P

34、OINTS_A2+1; END IF; ELSEPOINTS_A1:=POINTS_A1+1; END IF; ELSIF CHOS=0010 THENIF POINTS_B1=1001 THENPOINTS_B1:=0000; IF POINTS_B2=1001 THENPOINTS_B2:=0000; ELSEPOINTS_B2:=POINTS_B2+1; END IF; ELSEPOINTS_B1:=POINTS_B1+1; END IF; ELSIF CHOS=0100 THENIF POINTS_C1=1001 THENPOINTS_C1:=0000; IF POINTS_C2=10

35、01 THENPOINTS_C2:=0000; ELSEPOINTS_C2:=POINTS_C2+1; END IF; ELSEPOINTS_C1:=POINTS_C1+1; END IF; END IF;END IF; A2=POINTS_A2; A1=POINTS_A1; A0=0000; B2=POINTS_B2; B1=POINTS_B1; B0=0000; C2=POINTS_C2; C1=POINTS_C1; C0 DOUT DOUT DOUT DOUT DOUT DOUT DOUT DOUT DOUT DOUT DOUT=0000000; END CASE; END PROCES

36、S; END rtl;6.3抢答器显示模块的方框图时序仿真图：显示电路由LED共阴极译码器构成。十进制数字对应的LED译码器表十进制二进制LED共阴极译码器输出0000001111111100010000110200101011011300111001111401001100110501011101101601101111101701110000111810001111111910011101111第七章 抢答器的顶层原理图设计7.1顶层原理图7.2顶层原理图的源程序library ieee;use ieee.std_logic_1164.all;entity top isport(CLR:

37、in std_logic;EN : in std_logic; A,B,C: in std_logic;ADD: in std_logic; LEDA:out std_logic; LEDB:out std_logic; LEDC:out std_logic; FALSE:OUT STD_LOGIC_VECTOR(3 DOWNTO 0); FIRST:OUT STD_LOGIC_VECTOR(6 DOWNTO 0);SCOREA2,SCOREA1,SCOREA0:OUT std_logic_vector(6 downto 0);SCOREB2,SCOREB1,SCOREB0:OUT std_l

38、ogic_vector(6 downto 0);SCOREC2,SCOREC1,SCOREC0:OUT std_logic_vector(6 downto 0);END top;ARCHITECTURE rtl OF top ISCOMPONENT opt ISport(CLR: in std_logic;EN : in std_logic; A,B,C: in std_logic; LEDA:out std_logic; LEDB:out std_logic; LEDC:out std_logic; FALSE:OUT STD_LOGIC_VECTOR(3 DOWNTO 0);Q :OUT

39、STD_LOGIC_VECTOR(3 DOWNTO 0);END COMPONENT opt;COMPONENT counter isport(ADD: in std_logic;CHOS:in std_logic_vector(3 downto 0);A2,A1,A0:OUT std_logic_vector(3 downto 0);B2,B1,B0:OUT std_logic_vector(3 downto 0);C2,C1,C0:OUT std_logic_vector(3 downto 0);END COMPONENT counter;COMPONENT output ISPORT(D

40、IN : IN STD_LOGIC_VECTOR(3 DOWNTO 0);DOUT:OUT STD_LOGIC_VECTOR(6 DOWNTO 0);END COMPONENT output;SIGNAL Q: STD_LOGIC_VECTOR(3 DOWNTO 0);SIGNAL AA2,AA1,AA0: std_logic_vector(3 downto 0);SIGNAL BB2,BB1,BB0: std_logic_vector(3 downto 0);SIGNAL CC2,CC1,CC0: std_logic_vector(3 downto 0);BEGINU1:opt PORT M

41、AP(CLR,EN,A,B,C,LEDA,LEDB,LEDC,FALSE,Q);-U2:counter PORT MAP(ADD,Q,SCOREA2,SCOREA1,SCOREA0,SCOREB2,SCOREB1,SCOREB0,SCOREC2,SCOREC1,SCOREC0,SCORED2,SCORED1,SCORED0);U2:counter PORT MAP(ADD,Q,AA2,AA1,AA0,BB2,BB1,BB0,CC2,CC1,CC0);U3:output PORT MAP(Q,FIRST);U4:output PORT MAP(AA2,SCOREA2);U5:output POR

42、T MAP(AA1,SCOREA1);U6:output PORT MAP(AA0,SCOREA0);U7:output PORT MAP(BB2,SCOREB2);U8:output PORT MAP(BB1,SCOREB1);U9:output PORT MAP(BB0,SCOREB0);U10:output PORT MAP(CC2,SCOREC2);U11:output PORT MAP(CC1,SCOREC1);U12:output PORT MAP(CC0,SCOREC0);END rtl;7.3顶层文件仿真图第八章 抢答器的硬件测试8.1 抢答器的引脚分配由于硬件条件的限制，只测

43、试抢答鉴别功能的检测。实验用的芯片GWAC3EP1C3TC144采用实验电路模式6检测，引脚绑定如下图：结构图上的信号名GW48-CCP，GWAK100AEP1K100QC208GW48-SOC+/ GW48-DSPEP20K200/300EQC240GWAK30/50EP1K30/20/50TQC144 引脚号引脚名称引脚号引脚名称引脚号引脚名称PIO07I/O224I/O08I/O0PIO18I/O225I/O19I/O1PIO29I/O226I/O210I/O2PIO311I/O231I/O312I/O3PIO412I/O230I/O413I/O4PIO513I/O232I/O517I/

44、O5PIO614I/O233I/O618I/O6PIO715I/O234I/O719I/O7PIO817I/O235I/O820I/O8PIO918I/O236I/O921I/O9PIO1024I/O237I/O1022I/O10PIO1125I/O238I/O1123I/O11PIO1226I/O239I/O1226I/O12PIO1327I/O2I/O1327I/O13PIO1428I/O3I/O1428I/O14PIO1529I/O4I/O1529I/O15PIO1630I/O7I/O1630I/O16PIO1731I/O8I/O1731I/O17PIO1836I/O9I/O1832I/

45、O18PIO1937I/O10I/O1933I/O19PIO2038I/O11I/O2036I/O20PIO2139I/O13I/O2137I/O21PIO2240I/O16I/O2238I/O22PIO2341I/O17I/O2339I/O23PIO2444I/O18I/O2441I/O24PIO2545I/O20I/O2542I/O25PIO26113I/O131I/O2665I/O26PIO27114I/O133I/O2767I/O27PIO28115I/O134I/O2868I/O28PIO29116I/O135I/O2969I/O29PIO30119I/O136I/O3070I/O30PIO31120I/O138I/O3172I/O31PIO32121I/O143I/O3273I/O32PIO33122I/O156I/O3378I/O33PIO34125I/O157I/O3479I/O34PIO35126I/O160I/O3580I/O35PIO36127I/O161I/O3681I/O36PIO37128I/O163I/O3782I/O37PIO38131I/O164I/O3883I/O38PIO39132I/O166I/O3986I/O39PIO40133I/O169I/O4087I/O40PIO41134I/O170I/O4188I/O41P