锁相环频率合成器的设计

1、 南 京 理 工 大 学 毕业设计说明书(论文) 作作 者者 : 准考证号：准考证号： 教教 学学 点点:淮安信息职业技术学院 专专 业业 :电子工程 题题 目目 :锁相环频率合成器的设计 指导者：指导者： 评阅者：评阅者： 2013 年 5 月 毕毕业业设设计计说说明明书书（论论文文）中中文文摘摘要要 由锁相环构成的间接式频率合成器在无线通信领域发挥着非常重要的作用。 通常采用锁相频率合成器的输出信号来作为无线接收机中的本振信号，以使直接 频率调制器、频率解调器能够从输入信号中再生载波。 本文锁相频率合成器的整个设计方案，包括压控振荡器 VCO 电路设计、 MB1504 集成锁相环电路设计、

2、以及单片机最小硬件系统、单片机与 MB1504 接口 电路等硬件电路设计；软件方面，以 MB1504 串行数据输入格式为标准，通过分 析 MB1504 串行数据传输时序图，建立了串行通信协议。并对 80MHz、84MHz、88MHz 三个目标频率进行了编程研究。根据目标频率 fvco 和频 率间隔 f，通过编程调试获得了一系列合成频率分量，达到了设计要求。 关键词 频率源 锁相环(PLL) 控振荡器(VCO) MB1504 MAX2620 毕毕业业设设计计说说明明书书（论论文文）外外文文摘摘要要 TitleTitle Design 0f Phase-locked loop Frequency

3、Synthesizer AbstractAbstract Composed of PLL indirect frequency synthesizer plays an important role in the field of wireless communications. Usually the output of the phase-locked frequency synthesizer signal is used to as the local oscillator signal in the wireless receiver, in order to make direct

4、 frequency modulator, frequency modem can recycled carrier from the input signal. In this paper, the whole design scheme of phase-locked frequency synthesizer includes voltage-controlled oscillator VCO circuit design, MB1504 integrated phase-locked loop circuit design, MCU minimum hardware system, a

5、nd design of single-chip microcomputer and MB1504 interface circuit. In the respect of software design, according to the standard of MB1504 the serial data input format , through the analysis of sequence diagram MB1504 serial data transmission, a serial communication protocol is established. Three f

6、requency goals, such as the 80 MHz, 84 MHz, 88 MHz, are studied by programming. According to the target frequency fvco and frequency interval f, a series of synthetic frequency component are obtained through programming and debugging, which has reached the design requirements. KeywordsKeywords: Freq

7、uency of the source Phase locked loop (PLL) Voltage Controlled Oscillators(VCO) MB1504 MAX2620 本本科科毕毕业业设设计计说说明明书书（论论文文） 第 页 共 页 目 次 1 引言 .1 1.1 背景 .1 1.2 锁相环频率合成器的发展动态及意义 .2 2. 锁相频率合成器的硬件设计 .5 2.1 锁相环基本原理 .5 2.2 频率合成器总体设计方案 .9 2.3 频率合成器及其技术指标 .11 2.4 VCO 电路设计(MAX2620).12 2.5 集成锁相环电路设计（MB1504） .14 2.

8、6 单片机控制电路设计 .17 3. 软件设计 .19 3.1 MB1504 数据输入设计.19 3.2 程序流程设计 .20 4 系统调试 .23 4.1 VCO 调试.23 4.2 分频器调试 .23 4.3 环路滤波器调试 .24 4.4 调试结果 .24 结论 .26 致谢 .27 参考文献 .28 本本科科毕毕业业设设计计说说明明书书（论论文文） 第 0页 共 28页 1 1 引言引言 由锁相环构成的间接式频率合成器在无线通信领域发挥着非常重要的作用。通 常采用锁相频率合成器的输出信号来作为无线接收机中的本振信号，以使直接频率 调制器、频率解调器能够从输入信号中再生载波。 本文锁相频

9、率合成器的整个设计方案，包括压控振荡器 VCO 电路设计、MB1504 集成锁相环电路设计、以及单片机最小硬件系统、单片机与 MB1504 接口电路等硬件 电路设计；软件方面，以 MB1504 串行数据输入格式为标准，通过分析 MB1504 串行 数据传输时序图，建立了串行通信协议。并对 80MHz、84MHz、88MHz 三个目标频率 进行了编程研究。根据 MB1504 的 VCO 输出频率 fvco 与分频比 P、A、N 之间的关系 式 PN+A=fvco/f，选取双模变模分频比为32/33，所以 P=32，根据目标频率 fvco 和频率间隔 f，可以通过编程求取 N、A，若固定频率间隔为

10、 2kHz，则 R 为 2048。 经过调试获得了一系列合成频率分量，达到了设计要求。 1.11.1 背景背景 随着计算机、通信、数字电视、卫星定位、雷达、导航、航空航天和遥控遥测 技术的不断发展，对频率源的频率稳定度、频谱纯度、频率范围和输出频率个数的 要求越来越高。为了提高频率稳定度，经常采用晶体振荡器等方法来解决，但它不 能满足频率个数多的要求，因此，目前大量采用频率合成技术。通过对频率进行加、 减、乘、除运算，可从一高稳定度和高准确度的标准频率源，产生大量的具有同一 稳定度和准确度的不同频率。因此，频率合成器是从一个或多个参考频率中产生多 种频率的器件，它是现代电子系统必不可少的关键电

11、路1-7。在微处理器、视频图像 处理等大规模数字系统中，此频率的信号可用作的系统时钟和同步时钟，在通信系 统的基带取样电路中，需要频率合成器提供精确的时钟，在通信系统的模拟前端电 路中，频率合成器产生的信号可作为各种收发射机本地振荡信号，还可以完成调制、 调解、载波和时钟恢复等功能。正是由于频率合成器的广泛应用于当代发展最快的 高尖端信息产业，因此，频率合成器也得到了发展较快，形成了完善的系列品种， 市场需求也特别大。 本论文设计的频率合成器主要产生用于大规模数字视频图像处理系统中所需的 多种频率源，即系统时钟和传输的倍频同步时钟。频率源的性能指标直接关系到整 个系统的性能：如时钟的误差和不确

12、定性。为了保证系统的优良性能，对时钟的性 本本科科毕毕业业设设计计说说明明书书（论论文文） 第 1页 共 28页 能要求主要有以下两个方面：抖动和寄生信号。抖动是指在时域中时钟边沿的随机 波动，在频率域中称为相位噪声。它主要由于频率合成器中有源和无源器件的热噪 声和 1/f 噪声造成的。而寄生信号是由于系统中其它部分电路产生的干扰信号。另 外，电源和衬底噪声也会引起频率和相位的偏移。为了减小这些噪声源，从频率合 成器系统模型、电路结构以及版图设计等方面，优化频率合成器的性能是本工作的 目的。在频率合成器中，压控振荡器的性能对整个频率合成器的性能起着关键性的 作用，所以，设计一个低噪声压控振荡器

13、可以优化整个系统的性能。这种情况一般 是用外接谐振回路，如变容二极管的 LC 谐振回路具有非常高的 Q 值，可减小噪声。 然而，减少外接数目，提高集成度是现代集成电路的发展趋势。采用新的设计技术 和电路结构来改善压控振荡器的性能越来越受到关注。全集成、低成本的环型压控 振荡器的研究是目前的热点，也是本论文的重点工作。 频率合成器的技术复杂度很高，经历了直接合成模拟式频率合成器、锁相环频 频率合成器、直接数字频率合成器三个发展阶段3-5。目前，在各种电子系统中使用 的频率合成器普遍采用锁相环频率合成器，通过编程数字控制，可获得不同的频点。 锁相环频率合成器包含滤波器、可控分频器、鉴相器、压控振荡

14、器及前置分频器等 功能单元。频率合成器的最终发展方向是锁相式频率合成器、双环或多环锁相式频 率合成器、DDS 频率合成器，以及 PLL 加 DDS 混合式频率合成器。因此，锁相式 频率合成器和直接数字式频率合成器受到各界关注，并得到迅猛发展。 1.21.2 锁相环频率合成器的发展动态锁相环频率合成器的发展动态及意义及意义 锁相环频率合成器的核心单元是锁相环路（Phase Locked Loop-PLL） 。1932 年， H.de Bellescize 提出同步检波理论3，首次公开发表了对锁相环路的描述，但并未 引起重视。1947 年，锁相环路第一次应用于电视接收机水平和垂直扫描的同步，从 此

15、锁相环开始得到了应用。由于技术上的复杂性以及较高的成本，锁相环的应用领 域主要在航天，以及性能要求较高的精密测量仪器和通信设备方面。到了 70 年代， 随着集成电路技术的发展，逐渐出现了集成的环路部件，通用单片集成锁相环路以 及多种专用集成锁相环路，锁相环路逐渐变成了一个成本低，使用简便的多功能组 件，这就为锁相技术在更为广阔的领域应用提供了条件。至今，普遍应用锁相技术 的主要有频率合成，调制解调，电视机彩色副载波提取，FM 立体声解码等等3-7。 目前，CMOS 集成锁相环频率合成器的研究趋势是频率更高、系统功能更强、制 本本科科毕毕业业设设计计说说明明书书（论论文文） 第 2页 共 28页

16、 作工艺更先进、集成度更高、成本更低、功耗更低。双环或多环锁相式频率合成器。 表 1.1 总结了锁相环频率合成器研究领域近年来的发展情况。 表 1.1 近年来 CMOS 锁相环频率合成器的回顾 来源频率范围相位噪声结构工艺电源电压功耗集成度 82.4-2.5GHz-97dBc/Hz 1MHz 双环0.35m CMOS 3.3V49.5m W 全集成 91.7-1.9GHz-100dBc/Hz 1MHz 单环0.35m CMOS 3V 60mW 全集成 101.87-2.33GHz 3.74-4.6GHz -114dBc/Hz 5MHz -100dBc/Hz 5MHz 单环0.35m CMOS

17、2V 80mW 全集成 11 5GHz-116dBc/Hz 10MHz 单环0.25m CMOS 2.5V13.5m W 全集成 12 900MHz-112.7dBc/Hz 100kHz 单环0.35m CMOS 1V3.56m W 片外 VCO 13 5GHz-101dBc/Hz 1MHz 单环0.25m CMOS 1.5V(模拟) 2V(数字) 25mW 全集成 141.55-1.98GHz 0.86-1.1GHz -106dBc/Hz 100kHz -104dBc/Hz 100kHz 单环0.35m CMOS 3V 60mW 全集成 15 900MHz-121.8dBc/Hz 600kH

18、z 双环0.5m CMOS 2V 34mW 全集成 16 2.6GHz 5.2GHz -110dBc/Hz 10MHz -100dBc/Hz 10MHz 单环0.4m CMOS 2.6V 47mW 全集成 频率合成器的产品在国外已经发展得比较成熟，形成了各种类型的锁相环整数 频率合成器，满足了通信、数字电视等领域的需要，形成了巨大的频率合成器市场。 频率合成器已经与大规模数字系统集成在一起，形成了数字信号处理、频率合成器 于一体的 SOC 芯片。生产频率合成器的厂商主要有美国的国家半导体公司、 Peregrine 公司、AD 公司、摩托罗拉公司、Qualcomm 公司、加拿大的 Zarlink

19、 公 司、 日本的三菱公司、富士通公司、荷兰的飞利浦公司等。美国 Peregrine 公司生产的锁 相环整数频率合成器 PE3236 工作频率在 2.2GHz 以上，工作电压为 3V。国家半导 本本科科毕毕业业设设计计说说明明书书（论论文文） 第 3页 共 28页 体 公司生产的锁相环整数频率合成器 LMX2347 采用 BiCMOS 半导体工艺技术制造， 工作频率达 2.5GHz，电源电压为 2.7 5.5V，功耗电流仅为 6.5mA。Zarlink 公司生 产的频率合成器产品 SP 系列，其工作频率为 5003000MHz。美国 AD 公司生产 的 频率合成器系列产品工作频率为 50060

20、00MHz。日本富士通公司生产的锁相式整数 频率合成器产品，其工作频率为 906000MHz。 在国内，频率合成器主要应用在数字电视、频率源、通信等领域，仅就数字电 视而言，国内市场就十分巨大。由于我国数字电视业快速发展，数字电视 IC 芯片需 求发展很快。但是，由于频率合成器的技术难度大，该类产品几乎全部依赖从国外 进口。国内研究生产频率合成器的单位不多，国内巨大的频率合成器市场被国外产 品所垄断。国内开发频率合成器的单位主要有无锡华润微电子公司、中电科技集团 公司 24 所。华润微电子公司生产的锁相环频率合成器 CSCI145151 可替换美国摩托 罗拉公司的 MC145151 产品，具有

21、低功耗，电压范围宽等特点，属于中低档频率合 成器产品。中电科技集团公司 24 所自主开发的 SB3236 锁相式频率合成器，其性能 与美国 Peregrine 公司同类产品 PE3236 一致，属中高档锁相式频率合成器。 另外，超高速分频器是构成锁相环频率合成器必不可少的关键电路，它广泛应 用于数字电视、通信、航空航天、遥控遥测以及高速仪器仪表等采用频率合成技术 的领域。但是，从全球来看，随着小型化系统化应用的发展，单独的分频器的发展 速度放慢，市场需求量减少，而对系统集成的频率合成器的需求迅速增加，由于应 用与市场的牵引，相应的锁相环频率合成器的发展很迅速，品种逐渐增多，价格逐 渐降低。国内

22、市场对锁相式频率合成器的需求很大，许多原来采用分频器的厂商大 多转向使用频率合成器来设计整机系统。这是开拓锁相环频率合成器市场的巨大商 机。 本本科科毕毕业业设设计计说说明明书书（论论文文） 第 4页 共 28页 2.2. 锁相频率合成器的硬件设计锁相频率合成器的硬件设计 2.2.1 1 锁相环基本原理锁相环基本原理 锁相环（PLL）是一个相位跟踪系统。图 2-1 显示了最基本的锁相环方框图。它 包括三个基本部件，鉴相器（PD） 环路滤波器（LPF）和压控振荡器（VCO） AT89C51 PD MB1504 LPF RC 滤波 VCO MAX2620 Ur(t) 控制信号 Ud(t) Uc(t

23、) Uo(t) fvco 图 2- 1 基本的锁相环方框图 设参考信号 （1） 式中 ur 为参考信号的幅度 r 为参考信号的载波角频率 r(t)为参考信号以其载波相位 rt 为参考时的瞬时相位 若参考信号是未调载波时，则 r(t)= 1=常数。 设输出信号为 （2） 式中 Uo 为输出信号的振幅 o 为压控振荡器的自由振荡角频率 o (t)为参考信号以其载波相位 ot 为参考时的瞬时相位, 在 VCO 未受控制前 他是常数，受控之后他是时间函数。则两信号之间的瞬时相位差为 （3） 由频率和相位之间的关系可得两信号之间的瞬时频差为 （4） 鉴相器是相位比较器，他把输出信号 uo(t)和参考信号

24、 ur(t)的相位进行比较，产生对 ( )sin( ) rrrr utUtt ( )cos( ) oooo utUtt 0000 ( )()( )()( ) crrrr tttttt 0 0 ( )( ) e r dtdt dtdt 本本科科毕毕业业设设计计说说明明书书（论论文文） 第 5页 共 28页 应于两信号相位差 e (t)的误差电压 ud(t)。环路滤波器的作用是滤除误差电压 ud(t)中 的高频成分和噪声，以保证环路所要求的性能，提高系统的稳定性。压控振荡器受 控制电压 uc(t)的控制，uc(t)使压控振荡器的频率向参考信号的频率靠近，于是两者 频率之差越来越小，直至频差消除而被

25、锁定。 因此，锁相环的工作原理可简述如下：首先鉴相器把输出信号 uo(t)和参考信号 ur(t)的相位进行比较，产生一个反应两信号的相位差 e (t)大小的误差电压 ud(t)， ud(t)经过环路滤波器的过滤得到控制电压 uc(t)。uc(t)调整 VCO 的频率向参考信号的 频率靠拢，直至最后两者频率相等而相位同步实现锁定锁定后两信号之间的相位差 表现为一固定的稳态值。即 （5） 此时，输出信号的频率已偏离了原来的自由频率 o控制电压 uc(t)=0 时的频率，其 偏移量由式（4）和式（5）得到为 （6） 这时输出信号的工作频率已变为 （7） 由此可见，通过过锁相环路的相位跟踪作用，最终可

26、以实现输出信号与参考信号同 步，两者之间不存在频差而只存在很小稳态相差。 (1). 鉴相器 鉴相器(PD)又称相位比较器，它是用来比较两个输出信号之间的相位差 e (t)。 鉴相器输出的误差信号 ud(t)是相差 e (t)的函数。 它具有以下特点： 环路的相位锁定性能具有理想二阶环的特性。 输出纹波小。 具有鉴频鉴相的功能，鉴相范围宽，捕捉带等于同步带。 便于集成，调整方便，性能可靠。 鉴相器按其鉴相特性分为正弦型，三角形和锯齿波形。作为原理分析，通常使 用正弦型，较为典型的正弦鉴相器可用模拟乘法器与低通滤波器的串接构成。 ( ) lim0 e t dt dt 0 0 ( ) r dt dt

27、 00 ( ) ( ) c cr ddt tt dtdt 本本科科毕毕业业设设计计说说明明书书（论论文文） 第 6页 共 28页 下图是正弦鉴相器的数学模型和鉴相特性。 图 2-2 正弦鉴相器的数学模型 图 2-3 正弦鉴相器的鉴相特性 (2).环路滤波器 环路滤波器（LF）是一个线性低通滤波器，用来滤除误差电压 ud(t)中的高频分 量和噪声，更重要的是它对环路参数调整起到决定性作用。环路滤波器由线性原件 电阻、电容、和运算放大器组成。它是一个线性系统。 常用的环路滤波器有 RC 积分滤波器、无源比例积分滤波器和有源积分滤波器三 种。下面以介绍有源比例积分滤波器为主有源比例积分滤波器有源比例

28、积分滤波器 由运算放大器组成。当运放器开环电压增益 A 为有限值时，他的传递函数为 （8） 式中 =(R1+AR1+R2)C;2=R2C。 1 由图 2-4 可见，它也具有低通特性与比例作用。相频特性也有超前校正的作用。 图 2-4 有源比例积分滤波器及其特性 (3).压控振荡器 压控振荡器（VCO）是一个电压-频率变换器，再换路政作为被控振荡器，它的 振荡频率应随输入控制电压 uc(t)的线性的变化，即 （9 ） 1(t) - 2(t) e(t) Udsin() Udsine(t) -2 - - 2 -3 2 2 03 2 2e(t) Ud(t) 2 1 ( )1 ( ) ( )1 c d

29、Uss F sA Uss 0 ( )( ) vdc tk u t 本本科科毕毕业业设设计计说说明明书书（论论文文） 第 7页 共 28页 式中 v(t)是 VCO 的瞬时角频率，K0 是线性特性斜率，表示单位控制电压，可使 VCO 角频率变化的数值。因此又称为 VCO 的控制灵敏度与增益系数，单位为 rad/s*v.在锁相环路中，VCO 的输出对鉴相器起作用的不是瞬时角频率，而是瞬时 相位，即 （10） （11） 由此可见，VCO 在锁相环中起了一次积分作用，因此也称他为环路中的固有积分环 节。上式就是压控振荡器相位控制的模型，若对上式进行拉氏变换，可得到在复频 域的表示式为 (12) VCO

30、 的传递函数为 下图为 VCO 的复频域的数学模型。 在现实中往往会出现不同的问题遥控振荡器也有如噪声方面： 压控振荡器的噪声主要了来源两个方面：外界的环境噪声和器件内部的电子噪 声。环境噪声包括电源噪声和衬底噪声。而器件的内部的噪声包括热噪声和闪烁噪 声，由于热噪声和闪烁噪声来源于电子器件，所以通过减少元件数目，简化电路结 构，可抑制热噪声和闪烁噪声。电源和衬底噪声是属于相关噪声源，利用这种相关 性，通过电路和版图的规则性、对称性以及相同的负载等措施，可抑制电源和衬底 噪声。 p K0 uc(t)2(t) (a) s K0 uc(s)2(s) (b) 12 2 ( )( )( ) ( )si

31、n( ) ( ) c d de ttt K tUt F p p 2 2 ( ) ( ) ( ) c d d c U sk s sk Uss 本本科科毕毕业业设设计计说说明明书书（论论文文） 第 8页 共 28页 对于环形压控振荡器主要有两种类型：由差分延迟单元组成的差分环形VCO 和 由单端反相器延迟单元组成的单端环形VCO。差分延迟单元组成的差分环形VCO 由于采用了差分结构，具有对称性，对环境噪声有较强的抑制能力，但和反相器延 迟单元组成的单端环形VCO 相比，差分结构的延迟单元电路复杂，元件多，这样会 导致热噪声和闪烁噪声。而反相器延迟单元组成的单端环形VCO，电路结构简单， 内部器件少

32、，因此，单端环形VCO 对器件内部热噪声和闪烁噪声的抑制能力较强。 但是由于它不存在对称的差分结构，易受环境噪声的干扰。 (4).VCO 的主要性能指标 VCO 的性能指标主要包括:频率调谐范围，输出功率，(长期及短期)频率稳定度， 相位噪声，频谱纯度，电调速度，推频系数，频率牵引等。 频率调谐范围是 VCO 的主要指标之一，与谐振器及电路的拓扑结构有关。通常， 调谐范围越大，谐振器的 Q 值越小，谐振器的 Q 值与振荡器的相位噪声有关，Q 值 越小，相位噪声性能越差。 振荡器的频率稳定度包括长期稳定度和短期稳定度，它们各自又分别包括幅度 稳定度和相位稳定度。长期相位稳定度和短期幅度稳定度在振

33、荡器中通常不考虑;长 期幅度稳定度主要受环境温度影响，短期相位稳定度主要指相位噪声。在各种高性 能、宽动态范围的频率变换中，相位噪声是一个主要限制因素。在数字通信系统中， 载波信号的相位噪声还要影响载波跟踪精度。 其它的指标中，振荡器的频谱纯度表示了输出中对谐波和杂波的抑制能力；推 频系数表示了由于电源电压变化而引起的振荡频率的变化；频率牵引则表示了负载 的变化对振荡频率的影响；电调速度表示了振荡频率随调谐电压变化快慢的能力。 在压控振荡器的各项指标中，频率调谐范围和输出功率是衡量振荡器的初级指 标，其余各项指标依据具体应用背景不向而有所侧重。例如，在作为频率合成器的 一部分时，对 VCO 的

34、要求，可概括为一下几方面:应满足较高的相位噪声要求；要 有极快的调谐速度，频温特性和频漂性能要好；功率平坦度好；电磁兼容性好。 2.22.2 频率合成器频率合成器总体设计方案总体设计方案 锁相频率合成器是基于锁相环路的同步原理，由一个高准度、高稳定度的参考 晶体振荡器，合成出许多离散频率。即将某一基准频率经过锁相环（PLL）的作用， 产生需要的频率。原理框图如图 2-5 所示。 本本科科毕毕业业设设计计说说明明书书（论论文文） 第 9页 共 28页 A T89C51 M 分频 鉴相器 MB1504 环路滤波器 N 分频 VCO MAX2620 f REF fi U d U c f o 图 2-

35、5 频率合成器的原理框图 由图 2-1 可知，晶体振荡器的频率 fi 经M 固定分频后得到步进参考频率 fREF ， 将 fREF信号作为鉴相器的基准与N 分频器的输出进行比较，鉴相器的输出 Ud 正比 与两路输入信号的相位差，Ud 经环路滤波器得到一个平均电压 Uc ，控制压控振荡 器（VCO）频率 fo 的变化，使鉴相器的两路输入信号相位差不断减小，直到鉴相器 的输出为零或为某一直流电平，这时称为锁定。锁定后的频率为 fo/N 即 fREF。当预 置分频数N 变化时，输出信号频率 fo 随着发生变化。 锁相环中的滤波器时间常数决定了跟随输入信号的速度，同时也限制了锁相环 的捕捉范围。 锁相

36、环频率合成器有四种基本工作区域如图 2-6 所示，它们分别是捕获带 （pull-inrange） 、快捕带(lock range)、 同步带（hold range）和失锁带(pull-out range)， 这四个区域描述了锁相环的动态和静态特性。当 PLL 频率合成器失锁时，环路处于 动态；当 PLL 频率合成器锁定时，环路处于静态。 捕获带（pull-in range） ，PI，描述 PLL 频率合成器初始状态没有锁定，但只要 在捕获带内，通过环路捕获过程，环路总能够锁定。即只要输入参考信号的频率在 0 PI , 0 +PI 的范围内，PLL 频率合成器的输出信号即可跟踪输入参考信 号。如

37、果输入参考信号的频率不在0 PI, 0 + PI 的范围内，PLL 频率合成 器的输出信号不能跟踪输入参考信号，环路永远处于失锁状态。在捕获带内，捕获 的过程可能是缓慢的，然而，如果输入参考信号的频率在捕获带0 PI, 0 + PI 的子集0 L, 0 + L 范围内，环路捕获锁定的速度较快，我们称这个 子集为快捕带（lock range） ，L 。当参考信号的频率处于快捕带时，环路的捕获 过程不经过周期跳跃就能入锁。一般情况，设计的环路的频率范围严格限制在快捕 带的范围内。 本本科科毕毕业业设设计计说说明明书书（论论文文） 第 10页 共 28页 图 2-6 PLL 频率合成器工作区域 捕获

38、带和快捕带描述了 PLL 频率合成器处于动态捕获的模式。 同步带（hold range） ，H ，描述了 PLL 频率合成器处于静态锁定的模式。在 初始为锁定的情况下，只要输入参考信号的频率在同步带0 H, 0 + H 范 围内缓慢的变化， PLL 频率合成器能够保持相位跟踪的锁定状态。但是，如果输入 参考信号的频率变化超出了同步带0 H, 0 + H 的范围内，环路将失锁。 失锁带(pull-out range)，PO 描述PLL 频率合成器对于稳定工作状态的动态限 制。环路初始处于锁定状态，当输入信号的频率发生阶跃变化的幅度在失锁带0 PO, 0 + PO 的范围之内，环路能够保持锁定。然

39、而，当输入信号的频率发 生阶跃变化的幅度超出失锁带0 PO, 0 + PO 的范围，环路不能保持锁定， 输出信号无法跟踪输入参考信号。当然，通过缓慢的捕获过程，环路可再次入锁定， 描述PLL 频率合成器对于稳定工作状态的动态限制。环路初始处于锁定状态，当输 入信号的频率发生阶跃变化的幅度在失。 2.32.3 频率合成器及其技术指标频率合成器及其技术指标 频率合成一个或少量的高准确度高稳定的标准频率作为参考频率,由此导出多个或 大量的输出频率.这些输出频率的准确度和稳定度与参考频率是一致的,频率合成器就 是用来产生这些频率的部件. 应用于不同场合的频率合成器会有不同的性能要求。但对于绝大多数应用

40、场合， 下列参数能表现PLL 频率合成器的性能：频率范围、频率分辨率、捕获时间、频谱 纯度。 本本科科毕毕业业设设计计说说明明书书（论论文文） 第 11页 共 28页 2.3.1 频率范围 PLL 频率合成器的频率范围是由控制压控振荡器（Voltage-controlled oscillator- VCO）的控制电压的范围决定的。目前，PLL 频率合成器中广泛应用的VCO 有： 环型振荡器和LC 谐振回路振荡器两种。对于环型VCO，有很宽的频率范围，但由 于受每个反相器延迟时间的限制，频率不可能达到很高。而对于LC 谐振回路压控振 荡器获得宽的频率范围是困难的，但可达到很高的频率。 2.3.2

41、 频率分辨率 频率合成器输出的频率是一系列离散频率。频率分辨率是指两个相临频率的最 小间隔。因为在锁定条件下，压控振荡器的输出频率f VCO =(N/M)*fref，所以频率分 辨率为参考频率最小分频比min(N/M)的倍数。这意味着给定频率分辨率的情况下， min(N/M)越小则需要更高频的输入参考频率。为了获得大的环路带宽、快的捕获时 间和良好的相噪性能，输入参考频率越大越好，因此，较小的分频比min(N/M)被广 泛的应用。 2.3.3 捕获时间 PLL 频率合成器的捕获时间是指上电到环路锁定或从一个频率点锁定到另一个 频率点所需要的时间。决定捕获时间的关键因素是环路带宽，环路带宽越大，

42、捕获 时间越短。然而，环路带宽不能无限制的增大，原因如下：首先，为了保证环路稳 定性，环路带宽应为鉴频鉴相器输入参考信号的1/10。其次，在有些应用场合，为 了保证低噪声输出，环路带宽应尽量小。 2.3.4 频谱纯度 当环路锁定时，频率合成器应该输出稳定严格的周期波形，但实际中电路中存 在各种非理想因素，导致输出波形存在相位噪声和幅度噪声。相位噪声在时域中称 为抖动，是指波形的过零点围绕理想值随机波动，即相位的随机变化。在频域中， 则表现为频率的变化。如图2-3（a）所示。相噪或抖动是一个表述PLL 频率合成器 频谱纯度的重要参数。引起PLL 频率合成器相位噪声的主要原因有两个：输入参考 信号

43、和压控振荡器。如果输入参考信号是由晶体振荡器产生，那么VCO 是导致相噪 的主要原因 本本科科毕毕业业设设计计说说明明书书（论论文文） 第 12页 共 28页 图2-7 频域和时域中的噪声表示 另外一个频谱纯度的参数是幅度噪声，它在频域和时域中的噪声表现如图 2-3(b)。显然，频谱图中，中心频率两边产生了大量的旁频。导致这些干扰信号的主 要原因是控制电压上的纹波，许多电路中的非理想因素会引起控制电压的纹波，如 鉴频鉴相器的死区、电荷泵电流的不匹配和滤波器与电荷泵间的电荷分配等。通过 减小环路滤波器的截止频率可抑制这些干扰噪声，这将导致环路带宽的减小，增加 捕获时间。当然，减小带宽也能抑制相位

44、噪声。 2.42.4 VCOVCO 电路设计电路设计(MAX2620)(MAX2620) MAXIM 公司的 MAX2620 是一种使用极其方便的振荡器芯片, 它的内部组成原 理示意图图 2-8 所示。 BLAS SUPPL VVC1 VVC2 OUT GND SHDN FDBK TNAK OUT 本本科科毕毕业业设设计计说说明明书书（论论文文） 第 13页 共 28页 图 2-8 MAX2620 的内部组成原理图 MAX2620 提供有一个缓冲放大输出级, 能够减少负载变化对振荡器频率的影响。 该芯片的供电电压范围在+2.7 +5.25 V 之间。由于芯片内部设有偏置电路以稳定其 工作点,

45、因而受电源波动的影响较小。MAX2620 内部所并具有的电源关断能力可由 SHDN 端控制。两个互补输出(即 OUT 和 OUT) 可构成两个单端输出或一个差分输出。 由于芯片采用是集电极开路输出, 输出端需要上拉到 VCC, 设计时可以用电感或电阻 来上拉。但是对于差分输出, 两端均应采用相同的方式。对于 50 的负载, 在用电 感上拉时, 单端输出电平可达- 6 dBm (峰- 峰电压为 320 mV); 而用电阻上拉时, 其输出可达- 10 dBm (200 mV)。本设计中的 MAX2620 的两路输出中, 一路输出到 MB1504 供鉴频鉴相使用, 为使稳定性更好, 此路用电阻上拉;

46、 而另一路输出则经过 缓冲放大, 作为时钟输出, 为了使其输出功率更大, 该路用电感上拉。 MAX2620 需要外接 RF 谐振回路以构成 VCO 电路, 其电路如图 2-9 所示。 此电路是一个典型的 Colpitts 电容反馈式振荡器。谐振回路在图 2-9 的左方, 并 经过 2、3 脚接入,主要包括电容 C3、C4、C5 和 C17、谐振电感 L1 和变容二极管 Cvar, 调谐电压经过电阻 R2 接入。 SHDN 端用三针跳针分别接到 Vcc 和地, 可用于控制电源的关断, 以在调试中方 便的判断谐振回路是否起振。 变容管可通过 C17 接入谐振回路。C17 值取为 33 pF。经过

47、C17 后, 谐振回路的 等效 Q 将升高数倍。因此, 即便采用廉价的 Q 和较低的变容管,也可设计出 Q 较高的 谐振回路。 本本科科毕毕业业设设计计说说明明书书（论论文文） 第 14页 共 28页 图 2-9 MAX2620 和外接谐振回路构成的 VCO 电路 谐振回路电感采用表面贴式谐振电感, 该电感具有辐射干扰小、受分布电容影响 小、调试方便等特点。电感值选为 180 nH, 当谐振频率范围为 8088 MHz 时, 其中 心频率为 84 MHz。由谐振公式可得出谐振回路的总电容 CO=19.94 pF。经过调试, VCO 电路的具体元件参数如下: R2 为 20 k, 谐振电感 L1

48、 为 180 nH, C3 为 39pF, C4 选 18 pF, C5 选 10 pF, 输出 端 OUT 上拉电感 L2 选 180 nH, 输出端上拉电阻 R4 可选 50 。 2.52.5 集成锁相环电路设计（集成锁相环电路设计（MB1504MB1504） 随着数字技术的飞速发展, 用数字控制方法从一个参考频率源产生多种频率的技 术, 即直接数字频率合成(DDS)技术异军突起。日本富士通公司的大规模集成数字锁 相频率合成器 MB1504 便是采用 DDS 技术的典型产品之一。 MB1504 采用 CMOS 工艺, 是一种具有吞除脉冲功能的单片串行集成锁相频率 合成器芯片。MB1504

49、系列包含内部振荡器、参考分频器、可编程分频器、鉴相器、 锁存器、移位寄存器、双模高速前置分频器和一位控制锁存器等主要部件。只需外 接环路滤波器、压控振荡器、单片微处理器等电路即可构成一个完整频率合成器。 MB1504 具有以下特点： 高工作频率：fIN MAX=520MHz(VINMIN=0.20VP-P) 本本科科毕毕业业设设计计说说明明书书（论论文文） 第 15页 共 28页 内置分频器 低电源电压： 2.7V-5.5V(典型值 3.0V) 低功耗： 30mW(3.0V,520MHz 工作时) 串行输入 1 8 位可编程分频器包括： 二进制 7 位吞除计数器( 分频比：0 到 127) 二

50、进制 1 1 位可编程计数器( 分频比：1 6 到 2047) 串行输入 15 位可编程的参考分频器包括： 二进制 1 4 位可编程的参考计数器( 分频比：8 到 16383) 1 位开关计数器设置的分频器 2 种类型的相位检测器输出片上充电( 双极型) 充电泵的外部输出 工作温度范围宽：-408 5 MB1504 系列的封装有两种：直插式和贴片式。其引脚排列及功能如图 2-10 所 示。 图 2-10 MB1504 芯片引脚图 1 、2 脚为振荡器 OSC 的接入端，可接振荡晶体或作外标频信号输入端； 3 脚 VP 为充电泵电源工作电压输入端； 4 脚 VCC 为芯片工作电源端 , 比较器电

51、压； 5 脚 DO 为充电泵源输出端，相位比较器输出； 6 脚 GND 为芯片地； 7 脚 LD 为锁定指示端，环路锁定时， LD 为高电平，失锁时， LD 为低 本本科科毕毕业业设设计计说说明明书书（论论文文） 第 16页 共 28页 电平； 8 脚 fin 为前置分频器输入端，也就是环路 VCO 信号输出端； 9 脚 Clock 为时钟输入端，上升沿有效，时钟信号； 10 脚 Data 为串行编程数据入口； 11 脚 LE 为负载使能输入端（内置上拉电阻） ，当 LE 为高时 , 数据被传 送到相应的锁存器，使能端； 12 脚 FC 为充电泵源输出特性设置端，当 FC 为低时，可倒置充电泵

52、源及 相位比较器的特性，基准分频器分频比选择； 13 脚 fr 为参考分频器输出信号端，基准频率； 14 脚 fP 为可编程分频器输出信号端，环路锁定时， fP 应与 fr 相等， 比较频率； 15 脚 P 和 16 脚 r 为鉴相器输出，相位检波器双端输出 MB1504 的原理框图如图 2-11 所示。该芯片内含一个 14 位可编程参考分频器、 一个分频比可选择(32 或 64) 的双模前置分频器和一个 18 位的可变分频器(由 7 位 的吞脉冲计数器和 11 位的可编程计数器组成), 另外还包含一个鉴相器、一个电荷 泵和两个移位寄存器和锁存器(图中未画出)。 晶体 14 位参考 分频器 R

53、 7 位吞脉冲 计数器 A 与 门 11 位可编 程计数器 N VCOLPF鉴相器 双模前置 分频器 P f ous fr f vco 模式控制 fo 图 2-11 MB1504 的工作原理框图 MB1504 中双模前置分频器的两种分频比可由模式控制信号决定。当模式控制信 本本科科毕毕业业设设计计说说明明书书（论论文文） 第 17页 共 28页 号为高电平时, 分频比为 P+1, 当模式控制信号为低电平时, 分频比为 P。双模前置 分频器的输出可同时驱动 11 位可编程计数器和 7 位吞脉冲计数器, 它们的初值分别 为 N 和 A, 可进行减计数。在吞脉冲计数器和可编程计数器未计数到零时, 模

54、式控制 为高电平, 双模前置分频器的输出频率为 fvco/(P+1)。当输入 A (P+1) 个脉冲周期后, 吞脉冲计数器计数达到零, 模式控制电平将变为低电平, 同时使吞脉冲计数器停止计 数。此时, 可编程计数器离预置数还有 N- A 的数值。由于这时模式控制电平为低, 分频比为 P, 因此, 双模前置分频器的输出频率为 fvco/P。之后, 再经过 N- A 个计数 周期后, 可编程计数器计数也达到零, 此时可输出低电平将两个可编程分频器重新预 置为 N 和 A,同时将模式控制恢复为高电平, 并向鉴相器输出比相脉冲。当比相脉冲 频率 f 与参考频率 fr 存在频差时, 鉴相器处于鉴频工作方

55、式。此时无论频差大小, 系 统都输出较大的电压; 而当比相脉冲频率 f 与参考频率 fr 相等时, 鉴相器转为鉴相工 作方式。这种鉴频- 鉴相工作方式扩大了环路的快捕带, 缩短了频率牵引过程, 从而 使环路快速进入相位锁定区, 最终实现快捕锁定。 图 2-12 MB1504 的硬件电路图 2.62.6 单片机控制电路设计单片机控制电路设计 2.6.1 单片机最小硬件系统 本文选用的是 AT89S51 单片机，其最小硬件系统如图 2-13 所示。主要包含四个 部分：电源电路、时钟电路、复位电路和存储器选择功能。电阻 R2 和电容 C3 构成 本本科科毕毕业业设设计计说说明明书书（论论文文） 第

56、18页 共 28页 微分电路，与单片机的复位引脚 RST 相接，实现单片机的上电自动复位。电容 C32、C33 和晶振 6MHz 与单片机的 XTAL1、XTAL2 引脚相连接，提供 6MHz 的振 荡时钟。单片机的 20 脚接地，40 脚接+5V 电源。31 脚 EA 接高电平，表示单片机 使用的是内部存储器，不能进行外部 ROM 或 RAM 的扩展。 图 2-13 单片机最小硬件系统 2.6.2 MB1504 控制电路 由于本设计要求实现的控制功能较为简单，采用功能比较简单的 AT89C51 就可以实现。 MB1504 可通过 9 脚(CLOCK)、10 脚(Data) 和 11 脚(LE

57、) 分别与单片机 AT89C51 的 P1.2、P1.1、P1.0 相连, 其连接电路如上图 2-12、2-13 所示。其中，CLOCK 为时钟信号输入端， DATA 为数据信号输入端，LE 为数据锁存使能信号输入端。信号是串行输入的, 即每输入一个 时钟脉冲到 CLOCK 脚,就有一位数据从 DATA 脚送入 MB1504 芯片内的移位寄存器, 并由 LE 信 号控制锁存。显示电路是采用 MAX7219 显示驱动芯片。MAX7219 是美国 MAXIM(美信)公司推 出的多位 LED 显示驱动器, 采用 3 线串行接口传送数据, 可直接与单片机接口相连。 本本科科毕毕业业设设计计说说明明书书

58、（论论文文） 第 19页 共 28页 3.3. 软件设计软件设计 3.13.1 MB1504MB1504 数据输入数据输入设计设计 图 3-1 所示为 MB1504 的数据输入格式。当 LE 为高电平时, 储存在移位寄存 器内的数据被锁存到相应的锁存器中。而当 C 为高电平时, 锁存到 15 位的锁存器的 设置为 14 位可编程参考分频器中的预置数 R 和前置分频器的 1 位分频比 SW; 当 C 为低电平时, 锁存到 18 位的锁存器中的设置则为 11 位可编程计数器中的预置数 N 和 7 位吞脉冲计数器中的预置数 A。 C S1 S2 S3 S4 S5 S6 S7 S8 S9 S10 S1

59、1 S12 S13 S14 SW C S1 S2 S3 S4 S5 S6 S7 S8 S9 S10 S11 S12 S13 S14 S15 S16 S17 S18 参考计数器分频比 R 第 1 位 可编程计数器分频比 N 最后一位 吞脉冲计数器分频比 A 图 3-1 MB1504 的数据输入格式 根据 MB1504 的工作原理, 锁相环的输出频率 fvco 的计算公式为：fvco= (PN+A) fosc/R (NA)式中, fosc 为外接晶体振荡器输入参考频率；P 为前置分频器 的分频比(由位 SW 决定), 当 SW 为高时, P 为 32; 当 SW 为低时, P 为 64; N 为

60、11 位可编程计数器中的预置数(范围从 16 2047); A 为 7 位吞脉冲计数器中的预置数 (范围从 063);R 为 14 位可编程参考分频器中的预置数(范围从 816383)。本设计 中, 频率合成器的频率范围 fout 为 8088 MHz, 频率间隔 f 为 2 kHz 。 参考振荡器的振荡频率 fosc 为 4.096 MHz, 参考频率 fr 等于合成器频率间隔 f (2 kHz), 所以参考分频比 R 为: R=fosc/fr=2048, 中心频率为 84 MHz 的分频比 (PN+A=fout/f) 为 42000。这里采用的前置分频比模式为32/33, 即 P=32,