FPGA集成开发环境搭建

1、第三章第三章 集成开发环境基础集成开发环境基础v集成开发环境建立集成开发环境建立 ISE的安装与配置的安装与配置 ModelSim的安装与配置的安装与配置 Synplify的安装与配置的安装与配置 ChipScope的安装与配置的安装与配置v集成开发环境使用集成开发环境使用 ISE工程开发基础工程开发基础 ModelSim仿真技术入门仿真技术入门 Synplify综合技术入门综合技术入门 集成开发环境使用的常见问题集成开发环境使用的常见问题ISE的安装与配置的安装与配置vISE for Windows主要版本主要版本 ISE 4.x，ISE 5.x 已经很少使用已经很少使用 ISE 6.3te

2、stbench变为变为.v文件文件 ISE 7.1.4 面向中低端芯片的成熟工具面向中低端芯片的成熟工具可支持可支持Virtex 4, 支持中文注释支持中文注释 ISE 8.2较稳定的集成开发环境较稳定的集成开发环境 ISE 9.1规模急剧增大，后继版本规模急剧增大，后继版本10G以上以上 ISE 10.x支持支持Virtex 5 ISE 12.x支持支持Virtex 6，适用，适用windows 7系统系统 售价约售价约3,000美元美元注：注：ISE对主机硬件配置要求较高对主机硬件配置要求较高ISE的安装与配置的安装与配置vISE 简介简介 XILINX公司的公司的FPGA集成开发环境；集

3、成开发环境； 包括设计输入、仿真（包括设计输入、仿真（Simulate）、综合（）、综合（Synthesize）、）、布局布线（布局布线（Place & Route）、生成）、生成BIT文件、配置、在线文件、配置、在线调试等功能；调试等功能； 支持多种第三方工具：支持多种第三方工具：ModelSim，Synplify等；等； ISE用于用于FPGA逻辑设计开发，如需使用逻辑设计开发，如需使用XILINX芯片的芯片的PowerPC或或MicroBlaze嵌入式处理器，则使用嵌入式处理器，则使用EDK工具。工具。 ISE的安装与配置的安装与配置vISE 7.1 的安装与配置（后继版本类似）的安装与

4、配置（后继版本类似） 1）检查系统时间正常；）检查系统时间正常； 1）三张光盘按顺序安装；）三张光盘按顺序安装； 2）安装）安装7.1.4的补丁，只有增加此补丁才可以支持的补丁，只有增加此补丁才可以支持Virtex 4系列芯片。系列芯片。ISE的安装与配置的安装与配置ISE的安装与配置的安装与配置v接受许可接受许可ISE的安装与配置的安装与配置ISE的安装与配置的安装与配置ISE的安装与配置的安装与配置v输入序列号输入序列号ISE的安装与配置的安装与配置v安装路径安装路径不允许不允许中文路径中文路径ISE的安装与配置的安装与配置v默认设置即可默认设置即可ISE的安装与配置的安装与配置ISE的安

5、装与配置的安装与配置v确认安装确认安装ISE的安装与配置的安装与配置v后两张光盘按照同样的步骤安装在同一目录下。后两张光盘按照同样的步骤安装在同一目录下。v安装补丁安装补丁 ，按提示安装即可。，按提示安装即可。vIP补丁为可选，解压覆盖即可补丁为可选，解压覆盖即可ISE的安装与配置的安装与配置v启动启动 ，注意检验启动提示版本是否为，注意检验启动提示版本是否为7.1.4 ISE的安装与配置的安装与配置v正常启动界面正常启动界面ModelSim的安装与配置的安装与配置vModelSim简介简介 Mentor公司的公司的HDL语言仿真软件；语言仿真软件； 唯一的单内核支持唯一的单内核支持VHDL和

6、和Verilog混合仿真的仿真器；混合仿真的仿真器； 对对SystemC直接支持，和直接支持，和HDL任意混合；任意混合； 支持支持SystemVerilog的设计功能；的设计功能； 分几种不同的版本：分几种不同的版本：SE、PE、LE和和OEM： SE为最高级版本，支持为最高级版本，支持PC、UNIX和和LINUX混合平台；混合平台； XE为为Xilinx的的OEM版本。版本。 vISE中可直接调用中可直接调用ModelSim仿真，也可以独立使仿真，也可以独立使用用ModelSim进行仿真。进行仿真。ModelSim的安装与配置的安装与配置vModelSim for Windows常用版本常

7、用版本 5.xX已经较少使用，仿真速度较慢已经较少使用，仿真速度较慢20,000美元美元 6.0X（X标号为标号为a, b, c, d ） 6.1X 6.2X 6.5X（支持（支持Windows 7平台）平台）注：注：1）各个二级版本号不同版本间）各个二级版本号不同版本间仿真库不通用仿真库不通用； 2）功能和使用方法基本相同。）功能和使用方法基本相同。ModelSim的安装与配置的安装与配置vModelSim 6.0D的安装与配置的安装与配置 注意：安装前必须检查系统时间是否正常，使用时不注意：安装前必须检查系统时间是否正常，使用时不允许时间回调允许时间回调ModelSim的安装与配置的安装与

8、配置v选择完整版安装选择完整版安装ModelSim的安装与配置的安装与配置v按提示安装按提示安装ModelSim的安装与配置的安装与配置v同样不能安装在中文路径下同样不能安装在中文路径下ModelSim的安装与配置的安装与配置v安装此步骤时一定要选安装此步骤时一定要选“否否”，否则后续无法完，否则后续无法完成，只能重新安装成，只能重新安装ModelSim的安装与配置的安装与配置v后续几步可任意选择后续几步可任意选择ModelSim的安装与配置的安装与配置vLicense选择选择Close ，不要使用向导生成，此时，不要使用向导生成，此时先不要运行先不要运行ModelSimModelSim的安装

9、与配置的安装与配置v配置配置License 新建一个新建一个License目录，例目录，例如如 C:flexlm 将将license.dat复制到此目录复制到此目录下下注：早期版本需要配置系统环注：早期版本需要配置系统环境变量，境变量，6.0以后版本不需要以后版本不需要v检查检查License 启动启动ModelSimModelSim的安装与配置的安装与配置v启动成功界面启动成功界面ModelSim的安装与配置的安装与配置vModelSim仿真库的配置仿真库的配置 前面只完成了软件的安装，前面只完成了软件的安装，SE版本不包含专门版本不包含专门Xilinx FPGA的仿真库；（的仿真库；（XE

10、版本包含）版本包含） 需要手工编译仿真库，此过程较为复杂；需要手工编译仿真库，此过程较为复杂； 如果二级版本号相同（如如果二级版本号相同（如6.0d和和6.0e），可以直接从），可以直接从已配置好的系统中进行复制，并进行库的映射；已配置好的系统中进行复制，并进行库的映射； 先安装先安装ISE，才能进行仿真库的编译。，才能进行仿真库的编译。ModelSim的安装与配置的安装与配置v1）修改配置文件）修改配置文件 将安装目录下的将安装目录下的modelsim.ini文件文件的只读属性去掉，否则生成的仿真的只读属性去掉，否则生成的仿真库无法添加到配置文件中。库无法添加到配置文件中。v2）创建仿真库目

11、录）创建仿真库目录 在安装目录下新建目录在安装目录下新建目录 /Xilinx/Verilog 一个二级目录一个二级目录 （理论上目录名称和位置可以任意，（理论上目录名称和位置可以任意，映射正确即可）映射正确即可）v3）运行）运行ModelSim，设置库路径，设置库路径ModelSim的安装与配置的安装与配置v选择我们所新建的目录为仿真库目录选择我们所新建的目录为仿真库目录ModelSim的安装与配置的安装与配置v目的是生成三个库目的是生成三个库 unisims_ver simprims_ver XilinxCoreLib_ver 下面以下面以unisims_ver为为例，介绍编译方法例，介绍编

12、译方法ModelSim的安装与配置的安装与配置v4）新建一个库）新建一个库 在在workspace区域右键区域右键 New-LibraryModelSim的安装与配置的安装与配置v在对话框中输入在对话框中输入unisims_verModelSim的安装与配置的安装与配置v5）编译）编译unisims_ver库库 注意：注意：1）先选中先选中unisims_ver，然后再，然后再Compile 2）弹出窗口中）弹出窗口中Library名称名称一定要改为一定要改为unisims_verModelSim的安装与配置的安装与配置v源文件定位源文件定位 查找范围选择查找范围选择ISE的安装目录的安装目录

13、 找到找到 /verilog/src 目录目录我们所需要我们所需要的三个库的三个库ModelSim的安装与配置的安装与配置v打开打开unisims文件夹文件夹 这里是各种库的这里是各种库的Verilog源码源码 全选，进行全选，进行Compile（注意：实际不能这样做）（注意：实际不能这样做）ModelSim的安装与配置的安装与配置v先选择一半文件进行编译先选择一半文件进行编译 原因是全选导致命令行过长溢出，原因是全选导致命令行过长溢出，ModelSim崩溃崩溃 全部完成后，点击全部完成后，点击DoneModelSim的安装与配置的安装与配置v6）编辑仿真库）编辑仿真库 选中选中unisims

14、_ver，右键，右键Edit映射物理仿真库映射物理仿真库ModelSim的安装与配置的安装与配置v此时打开此时打开modelsim.ini文件文件 可选步骤：绝对路径修改为相对路径可选步骤：绝对路径修改为相对路径:D:/Modeltech_6.0/Xilinx/verilog/unisims_ver$MODEL_TECH/./Xilinx/verilog/unisims_verModelSim的安装与配置的安装与配置v按照同样的步骤建立和配置其它两个库按照同样的步骤建立和配置其它两个库 simprims_ver（文件较少，可以一次性编译）（文件较少，可以一次性编译） XilinxCoreLib

15、_ver（文件较多，分两次编译）（文件较多，分两次编译）ModelSim的安装与配置的安装与配置v注意事项注意事项 在编译库过程中，如果重新启动在编译库过程中，如果重新启动ModelSim，工作路径，工作路径需要重新设置需要重新设置 检查根目录下检查根目录下/Xilinx/verilog/ 是否包含三个仿真库目是否包含三个仿真库目录录ModelSim的安装与配置的安装与配置v7）与）与ISE进行关联进行关联 启动启动ISE，关联，关联ModelSim，通常能自动关联，通常能自动关联Synplify的安装与配置的安装与配置vSynplify简介简介 Synplicity公司针对公司针对FPGA和

16、和CPLD实现的逻辑综合工实现的逻辑综合工具；具； Synplicity在在2004年的全球年的全球FPGA市场占有率以绝对领市场占有率以绝对领先的先的67 ； 自动对关键路径做自动对关键路径做Retiming，可以提高性能高达，可以提高性能高达25%； 支持支持VHDL和和Verilog的混合设计输入，并支持网表的混合设计输入，并支持网表*.edn文件的输入；文件的输入； Pipeline功能提高了乘法器和功能提高了乘法器和ROM的性能；有限状态的性能；有限状态机优化器可以自动找到最优的编码方法；机优化器可以自动找到最优的编码方法； Synplify的安装与配置的安装与配置vSynplify

17、简介简介 Synplicity公司公司2008年被年被Synopsys公司收购；公司收购； 主要产品系列：主要产品系列： Synplify Synplify Pro Synplify Premier Synplify DSP 注：软件规模也越来越庞大，综合和调试能力越来越强注：软件规模也越来越庞大，综合和调试能力越来越强Synplify的安装与配置的安装与配置vSynplify Pro 常用版本常用版本 7.6, 7.7.1经典版经典版 8.1, 8.2, 8.58.1和和8.5较为稳定较为稳定 9.0.2, 9.2.2, 9.6.2注：注：7.x和和8.x在在windows vista和和w

18、indows 7下可能无法下可能无法 正常使用正常使用vISE中可直接调用中可直接调用Synplify Pro综合，也可以独立综合，也可以独立使用使用Synplify Pro进行综合。进行综合。 Synplify的安装与配置的安装与配置vSynplify Pro 8.1的安装与配置的安装与配置Synplify的安装与配置的安装与配置v不使用不使用FLEXLMv不能安装在中文路径下不能安装在中文路径下Synplify的安装与配置的安装与配置vLicense选择选择Node-locked或者或者No Change License选择方式十分重要选择方式十分重要Synplify的安装与配置的安装与配

19、置v记录环境变量记录环境变量 有可能生成路径不同有可能生成路径不同Synplify的安装与配置的安装与配置v功能选择功能选择 Synplify Pro必选，其他可选必选，其他可选Synplify的安装与配置的安装与配置vIdentify是可选工具，可以不安装是可选工具，可以不安装Synplify的安装与配置的安装与配置v执行执行 readme.txt文件中的操作文件中的操作v完成后运行完成后运行synplify pro 8.1，选择，选择YES，修改更，修改更新方式新方式 Synplify的安装与配置的安装与配置v与与ISE关联关联 启动启动ISE，关联，关联Synplify Pro，通常能自

20、动关联，通常能自动关联ChipScope的安装与配置的安装与配置vChipScope 简介简介 XILINX自有的一款软件在线逻辑分析仪自有的一款软件在线逻辑分析仪 可观察可观察FPGA内部的任何信号内部的任何信号 更高版本的更高版本的ISE集成集成ChipScope 包括三个工具：包括三个工具： ChipScope Pro Core Insert ChipScope Pro Core Generator ChipScope Pro AnalyzerChipScope的安装与配置的安装与配置vChipScope 的安装的安装 必须安装与必须安装与ISE版本号一致的版本号一致的ChipScope

21、，例如：，例如：ISE 7.1.4 需要配套安装需要配套安装 ChipScope Pro 7.1.4 如果版本号不一致，如果版本号不一致，Core Insert和和Core Generator无无法使用；法使用；Analyzer只有下载功能，观测调试功能可能只有下载功能，观测调试功能可能失效。失效。vChipScope Pro 7.1.4 的安装与配置的安装与配置 可直接安装可直接安装ChipScope_Pro_7_1_04i_pc.exe，不需，不需要安装原始的要安装原始的ChipScope_Pro_7_1i_pc.exe 安装过程较为简单，为便于管理，可安装在安装过程较为简单，为便于管理，

22、可安装在ISE目录下：目录下：如，如，C:XilinxChipScope_Pro_7_1iChipScope的安装与配置的安装与配置v检查版本号检查版本号v安装成功后安装成功后ISE的的Process View中会出现，与中会出现，与ISE的的关联与其他软件类似关联与其他软件类似ISE项目开发基础项目开发基础vFPGA一般设计流程一般设计流程 设计输入设计输入 功能仿真功能仿真 综合综合 实现与布局布线实现与布局布线 器件编程器件编程推荐使用板级仿真推荐使用板级仿真ISE项目开发基础项目开发基础vFPGA一般设计流程一般设计流程 的另一种描述的另一种描述ISE工程开发基础工程开发基础vFPGA

23、前期设计流程前期设计流程功能分析功能分析接口定义接口定义算法设计算法设计编码实现编码实现功能验证功能验证N代码化简代码化简综合布线综合布线YN联调联调YNY后续实现流程后续实现流程设计输入设计输入ISE工程开发基础工程开发基础v工程开发实例工程开发实例1：LED显示控制显示控制 源于源于FPGA实验箱上实验箱上8个个LED的显示实验的显示实验 输入：时钟信号、复位信号输入：时钟信号、复位信号 输出：控制输出：控制8个个LED的的8位输出信号、其他引脚控制信号位输出信号、其他引脚控制信号 功能描述：功能描述：1）LED从左到右循环显示从左到右循环显示2）LED从右到左循环显示从右到左循环显示3）

24、改变显示频率）改变显示频率4）其他显示顺序）其他显示顺序后三个请自行设计实现！后三个请自行设计实现！ISE工程开发基础工程开发基础v启动启动ISE，创建一个新工程，创建一个新工程 File-New Project 必须英文路径必须英文路径HDL代码代码原理图原理图ISE工程开发基础工程开发基础v芯片选择和工具选择芯片选择和工具选择芯片系列芯片系列特定芯片型号特定芯片型号封装类型封装类型速度等级速度等级顶层模块类型顶层模块类型综合工具，综合工具，XST或或Synplify Pro仿真工具，仿真工具，ModelSim或或ISESimulator语言类型语言类型 Verilog或或VHDLISE工程

25、开发基础工程开发基础v创建工程资源文件，可稍后创建新文件创建工程资源文件，可稍后创建新文件ISE项目开发基础项目开发基础v添加工程资源文件，可稍后添加已有文件添加工程资源文件，可稍后添加已有文件ISE项目开发基础项目开发基础v工程基本信息工程基本信息ISE项目开发基础项目开发基础可随时修改工程配置可随时修改工程配置ISE项目开发基础项目开发基础v顶层原理图设计顶层原理图设计 Project-New Source Schematic 较少使用较少使用 描述顶层模块中子模块描述顶层模块中子模块的端口连接的端口连接ISE项目开发基础项目开发基础v顶层原理图设计顶层原理图设计.sch文件文件ISE项目

26、开发基础项目开发基础v顶层顶层HDL设计设计 Project-New Source Verilog Module端口定义端口定义. 可在此处声明可在此处声明. 可以在文件中声明可以在文件中声明ISE项目开发基础项目开发基础v顶层顶层HDL设计设计 产生模板产生模板 空空Module 保留字为蓝色保留字为蓝色 原语为褐色原语为褐色 条件编译为紫色条件编译为紫色 注释为绿色注释为绿色通常采用通常采用Module View视图视图ISE项目开发基础项目开发基础vProcess View简介简介 单击单击Module View中的源文件中的源文件综合综合实现实现生成配置文件生成配置文件在线逻辑分析仪在

27、线逻辑分析仪约束约束ISE项目开发基础项目开发基础只用于测试文只用于测试文件中所包含的件中所包含的模型模型时序约束时序约束引脚约束引脚约束面积约束面积约束直接文本编辑直接文本编辑RTL原理图原理图RTL电路图电路图综合报告综合报告右键右键 综合选项综合选项右键右键 翻译选项翻译选项右键右键 映射选项映射选项右键右键 布局布线选项布局布线选项右键右键 生成配置文件生成配置文件选项选项ISE项目开发基础项目开发基础v代码编写代码编写 仿真时延定义仿真时延定义 接口信号定义接口信号定义 接口方向声明接口方向声明 接口类型声明接口类型声明 参数定义参数定义ISE项目开发基础项目开发基础v代码编写代码编

28、写 定义内部信号定义内部信号 数据流描述数据流描述ISE项目开发基础项目开发基础v代码编写代码编写 行为描述行为描述ISE项目开发基础项目开发基础v代码编写代码编写 行为描述行为描述ISE项目开发基础项目开发基础v创建仿真文件创建仿真文件 Project-New Source Verilog Test Fixture关联待测试模块关联待测试模块ISE项目开发基础项目开发基础v产生测试模板产生测试模板四种仿真功能四种仿真功能ISE项目开发基础项目开发基础v添加仿真描述添加仿真描述 生成时钟生成时钟 设置复位信号设置复位信号 如果有其它输入如果有其它输入增加其输入模型增加其输入模型ModelSim

29、仿真技术入门仿真技术入门vISE中调用中调用ModelSim 保存所有设计文件保存所有设计文件 单击测试文件单击测试文件 单击单击Simulate Behavior ModelModelSim仿真技术入门仿真技术入门v语法检查语法检查v在在ISE中修改设计文件中修改设计文件v关闭关闭ModelSim，重新仿真，重新仿真v参数参数TP错误错误 #TPModelSim仿真技术入门仿真技术入门模块关系模块关系所选中模所选中模块信号表块信号表仿真波形仿真波形工作台工作台此时只有外部接口信号此时只有外部接口信号ModelSim仿真技术入门仿真技术入门v最大化波形窗口最大化波形窗口v某些版本默认不显示仿真

30、工具条某些版本默认不显示仿真工具条 右键右键-simulateModelSim仿真技术入门仿真技术入门v工具栏常用按钮简介工具栏常用按钮简介Break 中止仿真中止仿真Run 从当前时刻开始从当前时刻开始执行一个仿真步长执行一个仿真步长Restart 清除波形清除波形下次从下次从0时刻开始时刻开始Run All 从当前时从当前时刻开始一直执行下去刻开始一直执行下去常用常用Restart和和Run All的组合的组合Cursor的设置和删除的设置和删除所选中信号的跳变位置定位所选中信号的跳变位置定位波形左右缩放波形左右缩放Zoom full 当前已仿真波形全屏当前已仿真波形全屏ModelSim仿

31、真技术入门仿真技术入门v外部信号仿真外部信号仿真 点击点击 全绿是由于信号过密全绿是由于信号过密 观察输入激励生成和输出是否符合要求观察输入激励生成和输出是否符合要求ModelSim仿真技术入门仿真技术入门v内部信号仿真内部信号仿真 向波形中添加信号向波形中添加信号 1）将整个模块添加）将整个模块添加 2）添加所需信号）添加所需信号根据需要添加根据需要添加数量越多仿真越慢数量越多仿真越慢ModelSim仿真技术入门仿真技术入门v波形窗口编辑波形窗口编辑 插入分隔线：插入分隔线：便于分隔信号便于分隔信号ModelSim仿真技术入门仿真技术入门v波形窗口编辑波形窗口编辑 信号基数或编码转换信号基数

32、或编码转换 Edit-Select All 右键选择右键选择Radix便于多位信号的观测便于多位信号的观测ModelSim仿真技术入门仿真技术入门v仿真测试文件仿真测试文件 使用使用ModelSim仿真技术入门仿真技术入门v仿真测试文件仿真测试文件 使用使用 大约仿真大约仿真125ms后看到后看到LED_DATA输出发生变化输出发生变化 若观测若观测LED循环显示过程，时间较长循环显示过程，时间较长ModelSim仿真技术入门仿真技术入门v调试技术调试技术 如果没有实现功能，通过波形或者如果没有实现功能，通过波形或者$输出信息定位错误；输出信息定位错误； 选择错误的信号选择错误的信号Signal_a，观察其波形与，观察其波形与Verilog行为行为描述的差别；描述的差别； 如果于如果于Signal_a的控制信号错误，再观察其波形与的控制信号错误，再观察其波形与Verilog行为描述的差别；行为描述的差别； 以此类推，最终定位错误原因，修改设计。以此类推，最终定位错误原因，修改设计。 反向调试反向调试 错误可能是源文件造成，也可能是仿真文件造成错误可能是源文件造成，也可能是仿真文件造成Synplify综合技术入门综合技术入门vISE中调用中调