直扩系统PN码捕获和跟踪的FPGA实现

1、直扩系统PN码捕获和跟踪的FPGA实现Realization of Capture and Tracking of PN-code with FPGA in DSSSMENG Ming, XU Jia-dong, WEI Gao(School of Electronics and Information, Northwestern Polytechnical University, Xi an 710129, China)： Based on the theory of digital matched filter and advance-lag loop, a circuit of capt

2、ure and tracking of PN-code with FPGA is realized using VHDL programming. The design of all module of the circuit is discussed in detail, the circuit simulation and validation is completed, and thesimulative waveform is showed. Result shows that the circuit works normal and reliable, and the system

3、extension is convenient and flexible, which can meet the design requirements well.Keywords： FPGA; capture of PN-code; tracking of PN-code; digital matched filter; advance-lag loop在接收机端，为了接收到正确的信号，必须使得本地PN码与接收信号PN码严格同步门。PN码同步的过程分为两个阶段：捕获和跟踪。典型的捕获方法是匹配滤波器法，而跟踪则常用超前滞后鉴相跟踪环路。随着可编程逻辑器件 FPGA勺大规模 使用，数字电路系统

4、的设计变得更加灵活和方便， 并且易于系统 维护和更新。本设计采用 VHDL编程，用FPGA实现了 PN码捕获 和跟踪的电路。1 捕获和跟踪的原理如图 1 所示，捕获和跟踪环路主要由数字匹配滤波器模块、PN码发生器模块、码时钟发生器模块和鉴相模块组成。捕获和 跟踪主要利用PN码的自相关特性和鉴相特性，如图2所示。其中图2(a)是序列的自相关函数 R( T ),利用此特性，让接收信号 依次划过本地PN码，并进行相关运算，当两者同步时，相关值 达到相关峰值，大于预先设定的门限，表明此时完成捕获。图 2(b) 中虚线是自相关函数向右移 Tc/2 之后的自相关函数 R(t -Tc/2) ，虚线是自相关函

5、数向左移 Tc/2 之后的自相关函 数 R(t +Tc/2) ，而实线是 R(t -Tc/2) 减去 R(t +Tc/2) 之后的 S 型鉴相曲线D( T )。当T =0时，鉴相结果为0，表明本地PN码 与接收信号同步。当 T工0时，鉴相器输出正或负的极性结果， 调整PN码时钟提前或者滞后 PN码。其中：Tc是PN码片周期。1.1捕 获捕获利用PN码的序列自相关特性，如图 2(a)所示。捕获常 用数字匹配滤波器法 2-4 。数字匹配滤波器法虽然电路结构 较复杂，消耗资源较多，但捕获过程很快，通常可以在一个 PN 码周期内完成。 用数字匹配滤波器法捕获扩频码时， 以静止的本 地PN码作为滤波器的

6、抽头，接收到的信号序列依次划过本地PN 码，每一个时刻都可以产生一个相关结果。 当两个序列相位对齐 时，相关结果将有一个相关峰值 ( 扩频序列在零相位时的自相关 函数值 )输出，相关值大于预先设定的门限时表示捕获成功，此 时接收信号与本地 PN码粗同步，同步在一个PN码元时长，下一 步进入跟踪阶段进行精确同步。1.2跟 踪跟踪常用超前滞后跟踪环法 5-7 :,利用PN码的鉴相特性， 如图 2(b) 所示。输入扩频信号分别和超前、滞后 1/2 个码元周 期的PN码进行相关运算，两者相关值之差作为鉴相结果输入至 码时钟生成器来调整PN码相位，保持本地PN码与接收信号之间 的严格同步。同时扩频信号与

7、本地 PN码相关之后解扩输出。若 连续几次失步，则重新转入捕获阶段，进行粗同步。2 捕获和跟踪环的各子模块设计2.1数字匹配滤波器模块本文采用的PN码为63位m序列，取数字匹配滤波器的抽头 个数和PN码的位数相同，即为 63位，在FPGA中就是要用一个 63 位的存储器。接收数据用一个 63 位的移位寄存器存储，每一 时刻让移位寄存器和存储器的每一位进行相关运算， 并将相关值 输出。 直到输出的相关值大于门限时表示已经产生相关峰值， 说 明接收信号与本地 PN码已经同步在一个码元时长的相位差范围 内，并置跟踪信号为高电平，转入捕获进行精确同步。该模块的 结构图如图 3 所示。2.2 PN 码发

8、生器模块根据PN码时钟利用2位相邻移位寄存器延迟1/2个码片周 期，产生三路PN码，本地PN码一路、提前半个周期和延迟半个 周期的各一路，共三路 PN码。来自数字匹配滤波器模块的输出 跟踪信号作为该模块的使能启动信号。2.3鉴相器模块三路PN码与接收信号进行相关运算，中间一路PN码与接收信号相关运算后产生解扩信号并输出；早迟两路PN码与接收信号相关后产生相关值并进行比较，用于控制PN码时钟信号。若早路PN码与接收信号相关值大，则表示本地PN码较接收信号相 位提前，需控制PN码时钟信号滞后；若迟路PN码与接收信号相 关值较大，则表示本地PN码较接收信号相位落后， 需控制PN码 时钟信号提前。若连

9、续几个 PN码周期相关值都小于设定的门限 时，表示PN码失步，需要重新转入捕获阶段。来自数字匹配滤 波器模块的输出跟踪信号作为该模块的使能启动信号。2.4码时钟发生模块根据鉴相器的结果滞后或者提前 PN码时钟周期，并输出至 PN码发生器，用于调整 PN码的相位，每次改变1/8个PN码时 钟周期。图 4 示出了该模块的结构图， reset 是系统复位信号， 高电平有效；cyclk是时钟输入端，时钟频率是 PN码频率的8 倍；内部设置加法器，记满 8 则清零；如果没有调整信息，则计 数器正常加 1； e_clk 为超前指示，高电平有效，当 e_clk 有效 时，计数器停止加法，则 pnelk滞后1

10、/8个PN码元；l_clk为 滞后指示，高电平有效， l_clk 为高电平时，计数器在 cyclk 上 升沿加2,则控制pnelk提前1/8个PN码元。3捕获和跟踪环在FPGA上的实现本系统采用Altera公司的系列芯片，用 VHDLi吾言编程 8-10 ，在 Quartus 8.0 中建模仿真。按照如下步骤完成扩频 码的捕获和跟踪，并给出了仿真波形图，进行了结果分析。接收信号经过A/D变换之后进入FPGA首先进入捕获模 块，每一个PN码片时刻都有一个相关值输出，当相关值大于门 限表示捕获成功，转入跟踪阶段。在跟踪阶段，PN码发生模块根据码时钟产生模块的时钟信号产生三路PN码（超前、中间、滞后

11、），接收信号与三路PN码在鉴相模块分别进行相关，中间一路产生解扩码输出， 超前、 滞后两路的相关值作差并将结果输出至 码时钟产生模块，来调整 PN码时钟，从而控制PN码的相位，每 次调整 1/8 个码片周期。 当连续三次中间一路的相关值小于门限 时表示已经失步，需要重新捕获，接下来将转入捕获阶段。沿此 环路即可实现本地PN码与接收扩频码的捕获和跟踪，进而完成 信号的解扩输出。3.1码时钟发生模块仿真结果分析图 5 给出了码时钟发生模块的仿真结果。 其中 cyclk 是系统 输入时钟； e_clk 为超前指示， l_clk 为滞后指示， pnclk 为输 出PN码时钟。当e_clk为高电平时，在

12、左侧黑实线处可看到该模块输出的pnelk滞后了 1/8个PN码元；当l_clk为高电平时， 在右侧黑实线处可看到输出的pnelk会提前1/8个PN码元。3.2捕获仿真结果分析图 6(a) 是捕获阶段的仿真结果图。其中 cyclk 是系统输入 时钟；pnelk是捕获阶段产生本地 PN码的PN时钟；reset是复 位信号； sigin 是输入扩频信号， jiekuo 是输出解扩信号； shibuj 是捕获模块的启动使能信号，高电平有效； genzong 是跟踪环路 的启动使能信号，高电平有效； xiangguangzhi 是接收信号与本 地PN码的相关值累加和。图6(b)中将xiangguanzh

13、i信号放大， 门限设置为 1 760。在图中右侧黑实线处，此时相关值已经大于 门限，表示捕获成功，置 genzong 信号为高电平， shibuj 信号 为低电平，启动跟踪环路，终止捕获环路。同时产生三路PN码。3.3跟踪环路仿真结果分析图 7 是跟踪仿真结果图。 其各信号代表的意思同上。 人为调 整 sigin 的相位，跟踪环路总是可以跟踪输入扩频信号的变化， 并准确解扩输出，上述解扩输出结果为01000010。其中黑色实线处是解扩毛刺，不影响结果的输出。3.4连续三次失步之后转入重新捕获仿真结果及分析图 8 中 eyelk 是系统时钟信号， pnelk 是捕获模块产生 PN 码的PN时钟；reset是系统复位信号；sig in是输入扩频信号， genzong 是跟踪环路的使能信号， 高电平有效； shibuj 是捕获的 启动使能信