第28讲常用时序逻辑电路—计数器

1、1 1第第5章章 时序逻辑电路时序逻辑电路第28讲 常用时序逻辑电路计数器2 2第第5章章 时序逻辑电路时序逻辑电路5.3 计 数 器 计数器的功能是累计输入脉冲个数。它是数字系统中使用最广泛的时序部件。除了计数之外，计数器还可以用于分频、定时、产生节拍脉冲和其他脉冲序列以及进行数字运算等。3 3第第5章章 时序逻辑电路时序逻辑电路5.3.1 二进制计数器1. 二进制同步计数器1) 二进制同步加法计数器按照二进制数规律对时钟脉冲信号进行递增计算的同步时序逻辑电路，称为二进制同步加法计数器。由JK触发器构成的3位二进制同步加法计数器如图5.11所示。4 4第第5章章 时序逻辑电路时序逻辑电路图5

2、.11 3位二进制同步加法计数器逻辑图5 5第第5章章 时序逻辑电路时序逻辑电路由图5.11可知，组成该计数器的是3个下降沿触发的JK触发器，各触发器的时钟脉冲端都连接在CP上，所以这是一个同步计数器。输出方程为驱动方程为6 6第第5章章 时序逻辑电路时序逻辑电路将驱动方程代入JK触发器的特性方程，得电路的状态方程为根据以上状态方程列出状态表，如表5.4所示。7 7第第5章章 时序逻辑电路时序逻辑电路8 8第第5章章 时序逻辑电路时序逻辑电路图5.12 3位二进制同步加法计数器的状态图 9 9第第5章章 时序逻辑电路时序逻辑电路图5.13 3位二进制同步加法计数器的时序图10 10第第5章章

3、时序逻辑电路时序逻辑电路从电路设计角度看，时序图中Q0在每个CP脉冲作用下都翻转，所以触发器FF0是T触发器(J0=K0=1)；而其他高位触发器都工作于保持/翻转方式(等效为T触发器)，其状态翻转都发生在低位触发器为全“1”的条件下，这是因为二进制计数中，当低位全“1”时才需要向高位进位。11 11第第5章章 时序逻辑电路时序逻辑电路由此可以确定选用JK触发器构成的n位二进制同步加法计数器的驱动方程为输出方程为 12 12第第5章章 时序逻辑电路时序逻辑电路2) 二进制同步减法计数器按照二进制数规律对时钟脉冲信号进行递减计算的同步时序逻辑电路，称为二进制同步减法计数器。根据上述加法计数器的工作

4、原理，容易得出3位二进制同步减法计数器电路，如图5.14所示。 13 13第第5章章 时序逻辑电路时序逻辑电路图5.14 二进制同步减法计数器逻辑图14 14第第5章章 时序逻辑电路时序逻辑电路仿照二进制同步加法计数器分析方法，我们很容易得到选用JK触发器构成的n位二进制同步减法计数器的驱动方程为输出方程为15 15第第5章章 时序逻辑电路时序逻辑电路3) 二进制同步可逆计数器设用U/D表示加减控制信号，且U/D0时作加法计数，U/D 1时作减法计数，则把二进制同步加法计数器的驱动方程与输出方程和二进制同步减法计数器的驱动方程与输出方程组合起来，并把变量U/D写入方程中，便得到二进制同步可逆计

5、数器的驱动方程和输出方程：16 16第第5章章 时序逻辑电路时序逻辑电路输出方程为图5.15为二进制同步可逆计数器的逻辑图。17 17第第5章章 时序逻辑电路时序逻辑电路图5.15 二进制同步可逆计数器逻辑图 18 18第第5章章 时序逻辑电路时序逻辑电路4) 集成二进制同步计数器常用的集成二进制同步计数器有加法计数器和可逆计数器两种，为了增加电路的功能和使用的灵活性，在实际生产的计数器芯片中，往往还附加了一些控制电路。19 19第第5章章 时序逻辑电路时序逻辑电路CT74LS161和和CT74LS16374LS161CPQ0Q1Q2Q3COD074LS161 和和 74LS163 逻辑功能示

6、意图逻辑功能示意图74LS163CTTCTPCRLDD1D2D3CR LD计数状态输出端计数状态输出端,从高位到低位依次为从高位到低位依次为 Q3、Q2、Q1、Q0。进位输出端进位输出端置数数据输入端，置数数据输入端，为并行数据输入。为并行数据输入。计数脉冲计数脉冲输入端，上升输入端，上升沿触发。沿触发。计数控制端，计数控制端，高电平有效。高电平有效。CR 为清为清 0 控制端，控制端，低电平有效。低电平有效。LD 为同步为同步置数置数控控制端，低电平有效。制端，低电平有效。集成同步二进制计数器集成同步二进制计数器(1) 集成同步二进制计数器集成同步二进制计数器 74LS161 和和 74LS

7、1632020第第5章章 时序逻辑电路时序逻辑电路图5.16 74LS161的引脚排列图和逻辑功能示意图 21 21第第5章章 时序逻辑电路时序逻辑电路74LS161 的主要功能：的主要功能： ( (1) )异步清异步清 0 功能功能( (CR 低电平有效低电平有效) ) ( (2) )同步置数同步置数功能功能( (LD 低电平有效低电平有效) ) ( (3) )计数计数功能功能( (LR = LD = CTT = CTP = 1) ) ( (4) )保持保持功能功能( (LR = LD = 1 ，CTT 和和 CTP 中中有有 0) )2222第第5章章 时序逻辑电路时序逻辑电路74LS16

8、1 与与 74LS163 的差别是：的差别是：“161”为为异步清异步清 0，“163”为为同步清同步清 0 。其他功能及管脚完全相同。其他功能及管脚完全相同。2323第第5章章 时序逻辑电路时序逻辑电路图5.17 CC4520的引脚排列图和逻辑功能示意图2424第第5章章 时序逻辑电路时序逻辑电路2525第第5章章 时序逻辑电路时序逻辑电路图5.18 74LS193的引脚排列图和逻辑功能示意图 2626第第5章章 时序逻辑电路时序逻辑电路2727第第5章章 时序逻辑电路时序逻辑电路2. 二进制异步计数器（不讲）1) 二进制异步加法计数器按照二进制数规律对时钟脉冲信号进行递增计算的异步时序逻辑

9、电路，称为二进制异步加法计数器。如图5.19所示为3位二进制异步加法计数器的逻辑图。2828第第5章章 时序逻辑电路时序逻辑电路5.3.2 十进制计数器1. 十进制同步计数器1) 十进制同步加法计数器十进制计数器通常是按照8421BCD码进行计数的，由于十进制计数器的每一个状态都是4位二进制代码，所以需要四个触发器构成。如图5.24所示为4个下降沿触发的JK触发器构成的十进制同步加法计数器的逻辑图，它是从4位二进制同步加法计数器的基础上演变而来的。2929第第5章章 时序逻辑电路时序逻辑电路图5.24 十进制同步加法计数器的逻辑图 3030第第5章章 时序逻辑电路时序逻辑电路输出方程为 驱动方

10、程为31 31第第5章章 时序逻辑电路时序逻辑电路将上述驱动方程代入JK触发器的特性方程，得状态方程为3232第第5章章 时序逻辑电路时序逻辑电路3333第第5章章 时序逻辑电路时序逻辑电路图5.25 十进制同步加法计数器的状态图 3434第第5章章 时序逻辑电路时序逻辑电路图5.26 十进制同步加法计数器的时序图3535第第5章章 时序逻辑电路时序逻辑电路2) 十进制同步减法计数器（不讲）图5.27是十进制同步减法计数器的逻辑图。它也是从4位二进制同步减法计数器电路的基础上演变而来的。 3636第第5章章 时序逻辑电路时序逻辑电路3) 十进制同步可逆计数器（不讲）把前面介绍的十进制加法计数器

11、和十进制减法计数器用与或门组合起来，并用 U /D作为加减控制信号，即可获得十进制同步可逆计数器。 3737第第5章章 时序逻辑电路时序逻辑电路4) 集成十进制同步计数器集成同步十进制计数器有加法计数器和可逆计数器两大类，都采用8421BCD编码。3838第第5章章 时序逻辑电路时序逻辑电路1. 1. CT74LS160 CT74LS160 和和 CT74LS162CT74LS16274LS160CPQ0Q1Q2Q3COD074LS162CTTCTPCRLDD1D2D3CR LD正如正如“161”与与“163”一样，一样，“160”与与“162”的的差别是：差别是：“160”为为异步清异步清

12、0，“162”为为同步清同步清 0 ；“160”与与“162”的的管脚以及其他功能完全相同。管脚以及其他功能完全相同。集成同步十进制加法计数器集成同步十进制加法计数器74LS160和和74LS1623939第第5章章 时序逻辑电路时序逻辑电路 CO = CTTQ3 Q0 CO = Q3 Q0 CO = CTTQ3 Q0 异异步清步清 00保保 持持011保保 持持011计计 数数1111d0d1d2d3d0d1d2d301000000COQ0Q1Q2Q3D0D1D2D3CPCTTCTPLDCR输输 出出输输 入入 CO = CTTQ3 Q0 CO = Q3 Q0 CO = CTTQ3 Q0 同同步清步清 00保保 持持011保保 持持011计计 数数1111d0d1d2d3d0d1d2d301000000COQ0Q1Q2Q3D0D1D2D3CPCTTCTPLDCR输输 出出输输 入入74LS160 与与 74LS