基于FPGA的通信系统建模与设计

1、设计报告 基于fpga的通信系统建模与设计设 计 报 告课题名称：基于fpga的通信系统建模与设计学 院： 计算机工程系专业班级： 2007级电子信息工程2班学 号： 学 生： 指导教师： 教务处 2010年12月27日学 生指导教师课题名称基于fpga的通信系统建模与设计设计时间2010年12月20日12月25日设计地点eda实验室设计目的1、通过本课程设计，掌握通信原理中m序列的产生方法，特征多项式与电路之间的关系；二进制数字调制ask和fsk原理。同时进一步掌握用fpga建模和设计电路的方法。2、能够熟练地用原理图或vhdl语言对数字通信电路进行建模与设计，并进一步掌握quartus的使

2、用方法。一、系统概述和方案论证11、设计的背景和意义现代通信系统的发展已经逐步进入了数字通信的发展，数字通信具体是指用数字信号作为载体来传输消息，或用数字信号对载波进行数字调制后再传输的通信方式。它可传输电报、数字数据等数字信号，也可传输经过数字化处理的语声和图像等模拟信号。数字通信与以往模拟通信相比具有明显的优点。它抗干扰能力强，通信质量不受距离的影响能适应各种通信业务的要求，便于采用大规模集成电路，便于实现保密通信和计算机管理。不足之处是占用的信道频带较宽。 数字信号指幅度的取值是离散的，幅值表示被限制在有限个数值之内。二进制码就是一 种数字信号。二进制码受噪声的影响小，易于有数字电路进行

3、处理，所以得到了广泛的应用。 在通信系统中相比模拟信号，数字信号具有以下一些特点： 1、抗干扰能力强、无噪声积累。在模拟通信中，为了提高信噪比，需要在信号传输过程中及时对衰减的传输信号进行放大，信号在传输过程中不可避免地叠加上的噪声也被同时放大。随着传输距离的增加，噪声累积越来越多，以致使传输质量严重恶化。对于数字通信，由于数字信号的幅值为有限个离散值(通常取两个幅值)，在传输过程中虽然也受到噪声的干扰，但当信噪比恶化到一定程度时，即在适当的距离采用判决再生的方法，再生成没有噪声干扰的和原发送端一样的数字信号，所以可实现长距离高质量的传输。2、便于加密处理。信息传输的安全性和保密性越来越重要，

4、数字通信的加密处理的比模拟信号通信容易得多，以话音信号为例，经过数字变换后的信号可用简单的数字逻辑运算进行加密、解密处理。 3、便于存储、处理和交换。数字通信的信号形式和计算机所用信号一致，都是二进制代码，因此便于与计算机联网，也便于用计算机对数字信号进行存储、处理和交换，可使通信网的管理、维护实现自动化、智能化。便于用现代数字信号处理技术对其进行处理。4、设备便于集成化、微型化。数字通信采用时分多路复用，不需要体积较大的滤波器。设备中大部分电路是数字电路，可用大规模和超大规模集成电路实现，因此体积小、功耗低。5、便于构成综合数字网和综合业务数字网。采用数字传输方式，可以通过程控数字交换设备进

5、行数字交换，以实现传输和交换的综合。另外，电话业务和各种非话业务都可以实现数字化，构成综合业务数字网。6、占用信道频带较宽。一路模拟电话的频带为4khz带宽，一路数字电话约占64khz，这是模拟通信目前仍有生命力的主要原因。随着宽频带信道(光缆、数字微波)的大量利用(一对光缆可开通几千路电话)以及数字信号处理技术的发展(可将一路数字电话的数码率由64kb/s压缩到32kb/s甚至更低的数码率)，数字电话的带宽问题已不是主要问题了。因此，数字传输取代模拟传输是大势所趋。数字频带通信系统作为高性能通信系统应用前景十分广泛，而随着社会生产力发展到了新的阶段，各种电子新产品的开发速度越来越快。现代计算

6、机技术和微电子技术进一步发展和结合使得集成电路的设计出现了两个分支。一个是传统的更高集成度的集成电路的进一步研究；另一个是利用高层次vhdl/verilog等硬件描述语言对新型器件fpga/cpld进行专门设计，使之成为专用集成电路（asic）。这不仅大大节省了设计和制造时间，而且对设计者，无须考虑集成电路制造工艺，现已成为系统级产品设计的一项新的技术。现代通信技术的发展随着vhdl等设计语言的出现和asic的应用也进入了一个新的设计阶段，特别是，对数字通信系统的asic芯片的研究有着看得见的使用价值。eda（electronic design automation）技术是现代电子设计技术的核

7、心。它以eda软件工具为开发环境，采用硬件描述语言（hardware description language,：hdl），采用可编程器件为实验载体，实现源代码编程、自动逻辑编译、逻辑简化、逻辑分割、逻辑综合、布局布线、逻辑优化和仿真等功能，以asic芯片为目标器件，以电子系统设计为应用方向的电子产品自动化的设计技术。eda技术可把数字通信技术，微电子技术和现代电子设计自动技术结合起来，实现了硬件设计软件化，加速了数字通信系统设计的效率，降低了设计成本。本文基于fpga芯片，采用vhdl语言，利用层次化、模块化设计方法，研究和设计数字基带信号ask，fsk这两种常见的调制方式以及m序列的实现方

8、法进行了介绍。12、quartus ii和vhdl简介121、quartus ii 软件简介quartus是altera公司推出的cpld/fpga的开发工具，quartus提供了完全集成且与电路结构无关的开发环境，具有数字逻辑设计的全部特性。 altera的quartus ii可编程逻辑软件属于第四代pld开发平台。该平台支持一个工作组环境下的设计要求，其中包括支持基于internet的协作设计。quartus平台与cadence、exemplarlogic、 mentorgraphics、synopsys和synplicity等eda供应商的开发工具相兼容。改进了软件的logiclock模

9、块设计功能，增添了fastfit编译选项，推进了网络编辑性能，而且提升了调试能力。支持max7000/max3000等乘积项器件。122、vhdl语言简介vhdl的英文全名是very-high-speed integrated circuit hardware description language,被ieee和美国国防部确认为标准硬件描述语言。vhdl主要用于描述数字系统的结构，行为，功能和接口，除了含有许多具有硬件特征的语句外，vhdl的语言形式和描述风格与句法是十分类似于一般的计算机高级语言。vhdl的程序结构特点是将一项工程设计，或称设计实体（可以是一个元件，一个电路模块或一个系统）

10、分成外部（或称可是部分,及端口）和内部（或称不可视部分），既涉及实体的内部功能和算法完成部分。在对一个设计实体定义了外部界面后，一旦其内部开发完成后，其他的设计就可以直接调用这个实体。这种将设计实体分成内外部分的概念是vhdl系统设计的基本点。二、系统设计方案论述21、ask及其产生原理与vhdl设计方案论述211、ask基本概念数字信号对载波振幅调制称为振幅键控即ask（amplitudeshift keying）, ask指的是振幅键控方式。这种调制方式是根据信号的不同，调节正弦波的幅度。212、ask调制原理ask有两种实现方法：乘法器实现法和键控法。1、 乘法器实现法幅度键控可以通过乘

11、法器和开关电路来实现。载波在数字信号1或0的控制下通或断,在信号为1的状态载波接通，此时传输信道上有载波出现；在信号为0的状态下，载波被关断，此时传输信道上无载波传送。那么在接收端我们就可以根据载波的有无还原出数字信号的1和0。对于二进制幅度键控信号的频带宽度为二进制基带信号宽度的两倍。乘法器实现法的调制方框图如图1所示：图1 乘法器产生ask信号原理框图图1（a）为ask调制器框图，它的输入是随机信息序列，以所示。经过基带信形成器，产生波形序列，设形成器的基本波形为： 上式中，tb为码元宽度；是第k个输入随机信息。乘法器用来进行频谱搬移，乘法器后的带通滤波器用来滤除高频谐波和低频干扰。带通滤

12、波器的输出就是振幅键控信号，用表示（乘法器常采用环形调制器）。2、键控法实现法键控法是产生ask信号的另一种方法。二元制ask又称为通断控制（ook）。最典型的实现方法是用一个电键来控制载波振荡器的输出而获得。图2所示为该方法的原理框图：图2 键控法产生ask信号原理框图213、ask调制建模原理ask调制的建模方框图如图3所示（图中没有包含模拟电路部分，输出信号为数字信号）。图3 ask调制原理建模方框图ask调制电路的vhdl建模符号如图4所示。 图4 ask调制电路的vhdl建模符号建模思想：1、采用数字载波信号；数字载波信号产生的方法既可以从外部输入，也可以通过高频时钟信号分频得到。2

13、、采用键控法调制； 在图3中，数字基带信号作为键控信号控制与门来完成ask调制。3、数字载波调制的ask信号可经过外接滤波器转换成模拟形式的信号输出； 因为采用数字载波调制的ask信号是数字信号，含丰富的高频成分，所以经过一个带通滤波器或低通滤波器后，将减少高频成分，输出的信号接近模拟载波调制。本章的侧重点放在可数字化处理部分。214、 ask调制vhdl程序-文件名：pl_ask-功能：基于vhdl硬件描述语言，对基带信号进行ask振幅调制library ieee；use ieee.std_logic_arith.all；use ieee.std_logic_1164.all；use iee

14、e.std_logic_unsigned.all；entity pl_ask isport( clk :in std_logic； -系统时钟start:in std_logic； -开始调制信号x :in std_logic； -基带信号 y :out std_logic)； -调制信号end pl_ask；architecture behav of pl_ask issignal q:integer range 0 to 3； -分频计数器signal f :std_logic； -载波信号beginif clkevent and clk=1 then if start=0 then q=

15、0； elsif q=1 then f=1;q=q+1； -改变q后面数字的大小，就可以改变载波信号的占空比 elsif q=3 then f=0;q=0； -改变q后面数字的大小，就可以 改变载波信号的频率 else f=0;q=q+1； end if；end if；end process；y=x and f； -对基带码进行调制end behave;215、ask调制vhdl程序仿真图及注释图5 ask调制vhdl程序仿真图波形分析：1、基带码长等于载波f的6个周期;2、输出的调制信号y滞后于输入基带信号x一个clk时间。22、fsk及其产生原理与vhdl设计方案论述221、fsk调制基本

16、概念fsk（frequencyshift keying）又称频移键控，它是利用载频频率的变化来传递数字信息。数字调频信号可以分为相位离散和相位连续两种。若两个载频由不同的独立振荡器提供，它们之间的相位互不相关，就称为相位离散的数字调频信号；若两个频率由同一振荡器提供，只是对其中一个载频进行分频，这样产生的两个载频就是相位连续的数字调频信号。以往的fsk调制解调器采用“集成电路+连线”方式设计，集成块多、连线复杂且体积较大。本文基于这样的背景下采用vhdl语言，提出了一种fsk调制解调器的实现方法。222、fsk调制原理 fsk信号的产生有两种方法，直接调频法和频率键控法。1、直接调频法直接调频

17、法是用数字基带信号直接控制载频振荡器的振荡频率。直接调频法实现电路有许多，一般采用的控制方法是：当基带信号为正时（相当于“1”码），改变振荡器谐振回路的参数（电容或者电感数值），使振荡器的振荡频率提高（设为）；当基带信号为负时（相当于“0”码），改变振荡器谐振回路的参数（电容或者电感数值），使振荡器的振荡频率降低（设为）；从而实现了调频，这种方法产生的调频信号是相位连续的。虽然实现方法简单，但频率稳定度不高，同时频率转换速度不能做得太快。2、频率键控法频率键控法也称频率选择法，图6是它实现的原理框图。它有两个独立的振荡器，数字基带信号控制转换开关，选择不同频率的高频振荡信号实现fsk调制。图6

18、 频率键控法的原理框图键控法产生的 fsk信号频率稳定度可以做得很高并且没有过渡频率，它的转换速度快，波形好。频率键控法在转换开关发生转换的瞬间，两个高频振荡的输出电压通常不可能相等，于是ufsk（t）信号在基带信息变换时电压会发生跳变，这种现象也称为相位不连续，这是频率键控特有的情况。图7是利用两个独立分频器，以频率键控法来实现 fs k调制的原理电路图。图 7 利用独立分频器的键控法实现fsk调制在图7中，与非门3和4起到了转换开关的作用。当数字基带信号为“1”时，与非门4打开，输出，当数字基带信号为“0”时，与非门3打开，输出，从而实现了fsk调制。键控法也常常利用数字基带信号去控制可变

19、分频器的分频比来改变输出载波频率，从而实现 fsk调制。图8-是一个1113可控分频器原理图。图8利用可变分频器实现fsk调制 当数字基带信号为“1”时，第四级双稳态电路输出的反馈脉冲被加到第一级和第二级双稳态电路上，此时分频比为13；当基带信号为“0”时，第四级双稳态电路输出的反馈脉冲被加到第一级和第三级双稳态电路上，分频比变为 11。由于分频比改变，使输出信号频率变化，从而实现 fsk调制。采用可变分频器产生的fsk信号相位通常是连续的，因此在基带信息变化时，fsk信号会出现过渡频率。为减小过渡时间，可变分频器应工作于较高的频率，而在可变分频器后再插入固定分频器，使输出频率满足fsk信号要

20、求的频率。fsk信号有相位不连续和相位连续两种情况,相位不连续的 fsk信号可以视为两个频率分别为和的ask信号的叠加，如图9所示。图9 相位不连续的fsk信号可视为两个不同频率的ask信号叠加223、fsk调制建模原理 fsk调制原理建模方框图如图10所示， 图10 fsk调制原理建模方框图图10中的两个分频器分别产生两路数字载波信号；二选一选通开关的作用是：以基带信号作为控制信号，当基带信号为“0”，选通载波f1；当基带信号为“1”时，选通载波f2。从选通开关输出的信号就是数字fsk信号。fsk调制电路的vhdl建模符号如图11所示。有了ask调制的建模方法基础，再根据fsk调制原理，对f

21、sk信号产生的建模框图就容易理解了。fsk调制的核心部分包括分频器、二选一选通开关等。图11 fsk调制电路的vhdl建模符号224、 fsk调制vhdl程序文件名：pl_fsk功能：基于vhdl硬件描述语言，对基带信号进行fsk调制library ieee;use ieee.std_logic_arith.all;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity pl_fsk isport(clk :in std_logic; -系统时钟 start :in std_logic; -开始调制信号 x :in

22、std_logic; -基带信号 y :out std_logic); -调制信号end pl_fsk;architecture behav of pl_fsk issignal q1:integer range 0 to 11; -载波信号f1的分频计数器signal q2:integer range 0 to 3; -载波信号f2的分频计数器signal f1,f2:std_logic; -载波信号f1，f2beginprocess(clk) -此进程通过对系统时钟clk的分频，得到载波f1beginif clkevent and clk=1 then if start=0 then q1

23、=0;elsif q1=5 then f1=1;q1=q1+1; -改变q1后面的数字可以改变，载波f1的占空if start=0 then q1=0; elsif q1=11 then f1=0;q1=0; -改变q1后面的数字可以改变，载波f1的频率 else f1=0;q1=q1+1; end if;end if;end process;process(clk) -此进程通过对系统时钟clk的分频，得到载波f2beginif clkevent and clk=1 then if start=0 then q2=0; elsif q2=0 then f2=1;q2=q2+1; -改变q2后

24、面的数字可以改变，载波f2的占空比 elsif q2=1 then f2=0;q2=0; -改变q2后面的数字可以改变，载波f2的频率 else f2=0;q2=q2+1; end if; end if;end process;process(clk,x) -此进程完成对基带信号的fsk调制beginif clkevent and clk=1 then if x=0 then y=f1; -当输入的基带信号x=0时，输出的调制信号y为f1 else y=f2; -当输入的基带信号x=1时，输出的调制信号y为f2end if;end if;end process;end behav;225、fs

25、k调制vhdl程序仿真图及注释图12 fsk调制vhdl程序仿真图波形分析：1、clk为时钟信号，系统在时钟信号的驱动下才能工作。2、当start为1时开始调制，start为0时不调制。3、 f1、f2是载波信号，f1、f2分别是通过对clk的12分频和2分频得到的。4、x为基带信号，用于调制载波信号，y为输出，即已调波信号；当x为1时，选择f2输出，当x为0时，选择f1输出，即完成了2fsk调制。5、基带码长为载波f1的2个周期，为载波f2的6个周期。6、输出的调制信号y在时间上滞后于载波信号一个clk，滞后于系统时钟2个clk。23、伪随机m序列及其产生原理与vhdl设计方案论述231、伪

26、随机m序列基本概念伪随机序列或称伪随机码，它是模仿随机序列的随机特性而产生的一种码字，也称为伪噪声序列或伪噪声码。在数字通信中，伪随机序列有许多种，限于篇幅，这里以被广泛使用的m序列为重点进行介绍。在通信工程应用中，常采用二进制伪随机序列，因此在序列中只有“0”和“1”两种状态。二进制伪随机序列一般是通过移位寄存器加反馈电路共同来产生的。这种反馈移位寄存器可分为线性反馈和非线性的反馈移位寄存器两种。其中由线性反馈移位寄存器产生的周期最长的二进制数字序列叫做最大长度线性反馈移位寄存器序列，也称m序列。 对于伪随机序列有如下几点要求：1、应具有良好的伪随机性，即应具有和随机序列类似的随机性。2、应

27、具有良好的自相关、互相关和部分相关特性，即要求自相关峰值尖锐，而互相关和部分相关值接近于零。这是为了接收端的准确检测，以减小差错。3、要求随机序列的数目足够多，以保证在码分多址的通信系统中，有足够多的地址提供给不同的用户。4、要求设备简单，易实现，成本低。232、伪随机m序列产生原理最大长度线性反馈移位寄存器序列（m序列）的产生。m序列产生的一般结构模型如图13所示。其中1，2，3，n是移位寄存器的编号，是各移位寄存器的状态， 对应各移存器的反馈系数， 表示该级移存器参与反馈， 表示该级移存器不参与反馈。其中c0和cn不能等于0，这是因为 意味着移位寄存器无反馈，而 则意味着反馈移存器蜕化为级

28、或更少级的反馈移存器。图13 反馈移位寄存器的结构模型反馈函数为（模2加） 上述的反馈函数是一个线性递归函数。当级数（n）和反馈系数一旦确定，则反馈移位寄存器的输出序列就确定了。反馈移存器的级数n不同，则m序列的反馈系数也不同，读者在使用时可参考本原多项式表。表中给出的是八进制数值，经转换成二进制数值后，可求出相应的反馈系数。m序列的一个重要的性质是：任一m序列的循环移位仍是一个m序列，序列长度为：233、伪随机m序列产生建模本次选m序列的级数为100101，序列长度为，若选反馈系数转换成二进制数值为：100101，即：反馈移位寄存器的结构模型如图14所示。123456图14 n=6的反馈移位

29、寄存器的结构模型输出234、 伪随机m序列产生vhdl程序根据图14的结构模型，设置敏感信号（时钟信号clk），在时钟的上升沿控制下，当序列全为1时，给序列赋值为“000001”，因为全0序列进行运算后的结果仍为全0，若不全为0，移位寄存器预置初始信号“100101”将按图14的模型规律（即将x5与x1进行摸2运算）进行操作并进行移位，具体赋值顺序参看下列程序。 library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity pn63 isport( clk:in std_logic; q_out:

30、out std_logic; qn:out std_logic_vector(5 downto 0);end pn63;architecture msequencer of pn63 is signal temp:std_logic_vector(5 downto 0):=100101;beginp2:process(clk)beginif clkevent and clk=1 thenif temp=000000 then temp=000001;else temp(5)=temp(5) xor temp(0) ;for i in 1 to 5 looptemp(i-1)=temp(i);e

31、nd loop;end if;end if;q_out=temp(5);qn=temp; end process p2; end msequencer;235、伪随机m序列产生vhdl程序仿真图及注释图15(a)图15(b) n=6 伪随机m序列调制vhdl程序仿真图波形分析: 图中的“clk”在“1”电平上升沿期间对伪随机序列发生器置初始信号，由于序列不全为0，则序列开始移位；“qn”表示并行伪随机序列信号输出。由(a) 可知序列在5ns 处开始移位进行模2运算，同时(b)图可看出波形在635ns处序列开始重复，满足序列在63次移位后重复，伪随机m序列产生成功。三、系统设计结论1、本系统的ask调制，fsk调制，伪随机m序列产生功能已经实观，结果正确无误，经验证满足预期的设计指标要求，且其整个工作过程可通过软件波形仿真，或是实际硬件电路通过示波器来直观、清晰